計算機組織與結(jié)構(gòu)（第2版）

第1章 計算機系統(tǒng)概述
1.1 計算機的發(fā)展歷程
1.2 計算機的種類
1.3 計算機的性能與評測
1.3.1 計算機的性能指標
1.3.2 計算機的性能評測
1.4 計算機的基本組成
1.5 計算機語言
1.6 計算機系統(tǒng)的分層組織結(jié)構(gòu)
本章小結(jié)
習題
第2章 數(shù)據(jù)的機器級表示及運算
2.1 數(shù)制及轉(zhuǎn)換
2.1.1 進位記數(shù)制
2.1.2 數(shù)制的轉(zhuǎn)換
2.2 數(shù)值數(shù)據(jù)的機器表示
2.2.1 數(shù)據(jù)的機器數(shù)表示
2.2.2 定點數(shù)和浮點數(shù)
2.3 非數(shù)值數(shù)據(jù)的機器表示
2.3.1 二進制編碼的十進制數(shù)
2.3.2 字符編碼
2.3.3 漢字的表示方法
2.4 定點數(shù)的運算及實現(xiàn)
2.4.1 定點數(shù)的加減運算
2.4.2 定點數(shù)的乘法運算
2.4.3 定點數(shù)的除法運算
2.5 浮點數(shù)的運算
2.5.1 浮點數(shù)的加減運算
2.5.2 浮點數(shù)的乘除運算
2.6 數(shù)據(jù)校驗碼
2.6.1 奇偶校驗碼
2.6.2 漢明校驗碼
2.6.3 循環(huán)冗余校驗碼
本章小結(jié)
習題
第3章 匯編級機器組織
3.1 匯編級機器指令系統(tǒng)
3.1.1 指令系統(tǒng)的發(fā)展
3.1.2 指令系統(tǒng)性能的要求
3.1.3 指令操作的種類
3.2 指令格式
3.2.1 指令字長
3.2.2 地址碼
3.2.3 操作碼
3.3 數(shù)據(jù)的存儲與尋址方式
3.3.1 數(shù)據(jù)的存儲方式
3.3.2 尋址方式
3.4 指令集架構(gòu)
3.4.1 CISC和RISC
3.4.2 典型指令集架構(gòu)
3.5 指令系統(tǒng)舉例
3.5.1 Intel 80x86指令系統(tǒng)
3.5.2 RISC-V指令系統(tǒng)
本章小結(jié)
習題
第4章 存儲系統(tǒng)組織與結(jié)構(gòu)
4.1 存儲系統(tǒng)概述
4.1.1 存儲器的組織
4.1.2 存儲器的分類
4.1.3 存儲器的分層結(jié)構(gòu)
4.2 半導體存儲器
4.2.1 半導體存儲器的種類
4.2.2 半導體存儲器的組成與工作原理
4.2.3 內(nèi)存條
4.2.4 主存儲器的設(shè)計
4.3 交叉存儲技術(shù)
4.4 高速緩沖存儲器
4.4.1 cache實現(xiàn)的基本原理
4.4.2 主存與cache的地址映射
4.4.3 替換算法
4.4.4 cache的寫策略
4.4.5 cache性能分析
4.4.6 cache舉例：Pentium IV的cache組織
4.5 虛擬存儲器
4.5.1 虛擬存儲器實現(xiàn)的基本原理
4.5.2 虛擬存儲器的分頁式管理
4.5.3 虛擬存儲器的分段式管理
4.5.4 虛擬存儲器的段頁式管理
4.5.5 虛擬存儲器的替換策略
4.5.6 虛擬存儲器舉例：Pentium的虛擬存儲器組織
本章小結(jié)
習題
第5章 輸入輸出系統(tǒng)組織
5.1 輸入輸出系統(tǒng)概述
5.1.1 輸入輸出設(shè)備
5.1.2 輸入輸出接口
5.1.3 輸入輸出設(shè)備的編址與管理
5.2 輸入輸出控制方式
5.2.1 程序控制方式
5.2.2 中斷控制方式
5.2.3 DMA控制方式
5.2.4 通道控制方式
5.3 外部存儲器
5.3.1 磁盤存儲器
5.3.2 磁帶存儲器
5.3.3 光盤存儲器
5.4 RAID技術(shù)
本章小結(jié)
習題
第6章 總線與接口組織
6.1 部件的互連結(jié)構(gòu)
6.2 總線互連
6.2.1 總線的基本概念
6.2.2 總線互連結(jié)構(gòu)
6.2.3 總線的控制方式
6.3 總線標準及舉例
6.3.1 總線標準
6.3.2 ISA總線
6.3.3 PCI總線
6.3.4 PCI-X總線
6.3.5 PCI-E總線
6.3.6 現(xiàn)代微機的總線配置
6.4 外部總線接口
6.4.1 SCSI接口
6.4.2 USB接口
6.4.3 USB Type-C接口
本章小結(jié)
習題
第7章 CPU組織與結(jié)構(gòu)
7.1 CPU的功能和組成
7.1.1 CPU的功能
7.1.2 CPU的基本組成
7.1.3 CPU的寄存器組織
7.2 指令周期
7.2.13 個時間概念
7.2.2 典型指令的指令周期
7.2.3 指令周期的方框圖語言描述
7.3 CPU的時序和控制
7.3.1 CPU的時序系統(tǒng)
7.3.2 CPU的控制方式
7.4 控制部件的硬布線實現(xiàn)
7.4.1 硬布線控制器的基本原理
7.4.2 硬布線控制器設(shè)計舉例
7.4.3 硬布線控制器的缺點及其改進
7.5 微程序控制器
7.5.1 微程序控制的基本概念
7.5.2 微程序控制器的組成
7.5.3 微程序設(shè)計舉例
7.5.4 微程序控制的特點
7.6 微程序設(shè)計技術(shù)
7.6.1 微命令編碼
7.6.2 微地址的形成方法
7.6.3 微指令的格式及執(zhí)行方式
7.7 典型CPU及主要技術(shù)
7.7.1 Intel CPU
7.7.2 Intel 2代Core處理器
本章小結(jié)
習題
第8章 并行組織與結(jié)構(gòu)
8.1 計算機系統(tǒng)的并行性
8.1.1 計算機體系結(jié)構(gòu)的概念
8.1.2 體系結(jié)構(gòu)中的并行性
8.1.3 提高并行性的技術(shù)途徑
8.2 流水線技術(shù)
8.2.1 流水線的基本概念
8.2.2 流水線的分類
8.2.3 流水線的主要性能參數(shù)
8.2.4 流水線的相關(guān)問題
8.2.5 超流水線技術(shù)
8.3 多處理機系統(tǒng)
8.3.1 多處理