可編程邏輯器件及EDA技術(shù)：數(shù)字系統(tǒng)設(shè)計與SOPC技術(shù)

第1章 可編程器件和EDA技術(shù)概述
1.1 EDA技術(shù)的主要特征
1.2 EDA技術(shù)的設(shè)計方法
1.3 可編程邏輯器件簡介
1.3.1 從ASIC到FPGA/CPID
1.3.2 CPLD器件
1.3.3 FPGA器件
1.4 可編程邏輯器件設(shè)計
1.4.1 可編程邏輯器件的設(shè)計流程
1.4.2 Xilinx公司的ISE開發(fā)工具概述
1.4.3 Altera公司的QuartusⅡ開發(fā)工具概述
1.5 可編程邏輯器件選型
1.5.1 CPLD選擇的方法
1.5.2 FPGA選擇的方法
1.6 IP核簡介
1.7 EDA技術(shù)的發(fā)展趨勢
1.7.1 可編程邏輯器件的發(fā)展趨勢
1.7.2 EAD軟件開發(fā)工具的發(fā)展趨勢
1.7.3 設(shè)計輸入方式的發(fā)展趨勢
第2章VHDL硬件描述語言
2.1 HDL簡介
2.1.1 代表性的HDL語言
2.1.2 VHDL程序結(jié)構(gòu)
2.1.3 程序包
2.1.4 庫
2.1.5 實體和結(jié)構(gòu)體
2.1.6 配置
2.2 VHDL基本要素
2.2.1 標(biāo)識符
2.2.2 數(shù)據(jù)對象
2.2.3 數(shù)據(jù)類型
2.2.4 用戶自定義的數(shù)據(jù)類型
2.2.5 數(shù)據(jù)類型的轉(zhuǎn)換
2.2.6 操作符
2.2.7 函數(shù)類屬性
2.3 VHDL的主要語句及應(yīng)用
2.3.1 進程
2.3.2 過程及其函數(shù)
2.3.3 順序描述語句
2.3.4 信號賦值語句
2.3.5 COMPONENT語句和COMPONENT INSTANT語句
2.3.6 GENERIC語句和GENERATE語句
第3章 典型VHDL設(shè)計實例
3.1 組合邏輯電路設(shè)計
3.1.1 邏輯門電路設(shè)計
3.1.2 常用編碼器設(shè)計
3.1.3 常用譯碼器設(shè)計
3.1.4 數(shù)據(jù)選擇器設(shè)計
3、1.5 數(shù)據(jù)分配器設(shè)計
3.1.6 數(shù)值比較器設(shè)計
3.1.7 算術(shù)運算單元電路設(shè)計
3.2 時序邏輯電路設(shè)計
3.2.1 常用觸發(fā)器設(shè)計
3.2.2 常用數(shù)碼寄存器設(shè)計
3.2.3 常用計數(shù)器設(shè)計
3.3 有限狀態(tài)機設(shè)計
3.3.1 有限狀態(tài)機的建模
3.3.2 狀態(tài)編碼
3.3.3 Mealy型狀態(tài)機設(shè)計
3.3.4 Moore型狀態(tài)機設(shè)計
3.4 存儲器設(shè)計
3.4.1 只讀存儲器(ROM)的設(shè)計
3.4.2 隨機存儲器(RAM)的設(shè)計
3.4.3 順序存取存儲器的設(shè)計
第4章 典型數(shù)字系統(tǒng)的設(shè)計
4.1 數(shù)字系統(tǒng)概述
4.2 數(shù)碼管動態(tài)顯示掃描電路原理及設(shè)計
4.2.1 數(shù)碼管動態(tài)顯示掃描電路原理
4.2.2 采用VHDL描述的動態(tài)顯示掃描電路
4.3 乘法器的原理及設(shè)計
4.3.1 乘法器工作原理
4.3.2 采用VHDL描述的乘法器
4.4 除法器的原理及設(shè)計方法
4.4.1 除法器的工作原理
4.4.2 用VHDL描述的除法器
4.5 簡易CPU工作原理及設(shè)計方法
4.5.1 簡易CPU的工作原理
4.5.2 采用VHDL描述的ALU
4.6 交通信號燈控制器原理及設(shè)計
4.6.1 交通信號燈控制器原理
4.6.2 交通信號燈的VHDL描述
4.7 數(shù)字頻率計的原理及設(shè)計
4.7.1 數(shù)字頻率計的原理
4.7.2 數(shù)字頻率計的VHDL描述
4.8 數(shù)字信號發(fā)生器的原理及設(shè)計
4.8.1 數(shù)字信號發(fā)生器(13DS)的原理
4.8.2 數(shù)字信號發(fā)生器(DDS)的VHDL描述
第5章QuartusⅡ7.O開發(fā)系統(tǒng)
5.1 QuartusⅡ7.0開發(fā)系統(tǒng)簡介
5.1.1 QuartusⅡ7.0開發(fā)系統(tǒng)的特性
5.1.2 QuartusⅡ7.0開發(fā)系統(tǒng)的安裝
5.1.3 QuartusⅡ7.0開發(fā)系統(tǒng)的軟件許可配置
5.1.4 QuartusⅡ7.0開發(fā)系統(tǒng)的設(shè)計流程
5.2 設(shè)計輸入
5.2.1 建立設(shè)計工程
5.2.2 原理圖設(shè)計文件
5.2.3 VHDL設(shè)計文件
5.2.4 設(shè)計約束文件
5.3 綜合與編程
5.1 綜合參數(shù)控制
5.3.2 RTL查看器和狀態(tài)機查看器
5.3.3 漸進式綜合
5.3.4 多樣化編程
5.4 設(shè)計仿真
5.4.1 仿真波形文件
5.4.2 仿真
5.5 SignalTapⅡ邏輯分析器
5.5.1 設(shè)置和運行SignalTapⅡ邏輯分析器
5.5.2 漸進式編譯使用SignalTapⅡ邏輯分析器
5.5.3 分析SignalTapⅡ數(shù)據(jù)
5.6 設(shè)計實例
5.6.1 建立設(shè)計工程
5.6.2 建立源文件
5.6.3 編譯設(shè)計
5.6.4 引腳鎖定
5.6.5 仿真設(shè)計
5.6.6 編程和配置
第6章SOPC系統(tǒng)簡介
6.1 概述
6.1.1 SOC簡介
6.1.2 SOPC技術(shù)
6.2 典型的SOPC系統(tǒng)處理器
6.2.1 Altera公司的NiosⅡ軟核處理器
6.2.2 Xilinx公司的PowerPC硬核處理器
6.2.3 Xilinx公司的MicroBlaze軟核處理器
6.2.4 Lattice公司的LatticeMico 32軟核處理器
6.3 典型的SOPC系統(tǒng)開發(fā)工具
6.3.1 Altera公司的SOPC開發(fā)工具
6.3.2 Xilinx公司的SOPC開發(fā)工具
6.3.3 Lattice公司的SOPC開發(fā)工具
6.4 支持NiosⅡ系統(tǒng)的FPGA器件
6.4.1 Cyclone系列FPGA器件
6.4.2 CycloneⅡ系列FPGA器件
6.4.3 CycloneⅢ系列FPGA器件
6.4.4 StratixⅡ系列FPGA器件
6.4.5 StratixⅡGX系列FPGA器件
6.5 支持MicroBlaze軟核和PowerPC硬核的FPGA器件
6.5.1 Spartan-3系列FPGA概述
6.5.2 Spartan-3系列FPGA結(jié)構(gòu)特性
6.5.3 Spartan-3系列FPGA的IOB結(jié)構(gòu)特性
6.5.4 Spartan-3系列FPGA的CLB結(jié)構(gòu)特性
6.5.5 SDartan-3系列FPGA的RAM結(jié)構(gòu)特性
6.5.6 Spartan-3系列FPGA的時鐘網(wǎng)絡(luò)特性
6.5.7 Spartan-3系列FPGA的布線資源特性
……
第7章NiosⅡ嵌入式處理器及總線接口
第8章NiosⅡ系統(tǒng)嵌入式外設(shè)
第9章NiosⅡ系統(tǒng)設(shè)計
第10章 一體化EDA開發(fā)工具