CMOS芯片結(jié)構(gòu)與制造技術(shù)

定　價(jià)：￥158.00

作　者：	潘桂忠編
出版社：	電子工業(yè)出版社
叢編項(xiàng)：	集成電路基礎(chǔ)與實(shí)踐技術(shù)叢書
標(biāo)　簽：	暫缺

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ISBN：	9787121425004	出版時(shí)間：	2021-12-01	包裝：	平裝
開本：	16開	頁數(shù)：	358	字?jǐn)?shù)：

內(nèi)容簡介

　　本書從CMOS芯片結(jié)構(gòu)技術(shù)出發(fā)，系統(tǒng)地介紹了微米、亞微米、深亞微米及納米CMOS制造技術(shù)，內(nèi)容包括單阱CMOS、雙阱CMOS、LV/HV兼容CMOS、BiCMOS、LV/HV兼容BiCMOS，以及LV/HV兼容BCD制造技術(shù)。除第1章外，全書各章都采用由CMOS芯片主要元器件、制造技術(shù)及主要參數(shù)所組成的綜合表，從芯片結(jié)構(gòu)出發(fā)，利用計(jì)算機(jī)和相應(yīng)的軟件，描繪出芯片制造的各工序剖面結(jié)構(gòu)，從而得到制程剖面結(jié)構(gòu)。書中給出了100余種典型CMOS芯片結(jié)構(gòu)，介紹了各種典型制造技術(shù)，并描繪出50余種制程剖面結(jié)構(gòu)。深入地了解芯片制程剖面結(jié)構(gòu)，對(duì)于電路設(shè)計(jì)、芯片制造、成品率提升、產(chǎn)品質(zhì)量提高及電路失效分析等都是十分重要的。本書技術(shù)含量高，非常實(shí)用，可作為芯片設(shè)計(jì)、制造、測試及可靠性等方面工程技術(shù)人員的重要參考資料，也可作為微電子專業(yè)高年級(jí)本科生的教學(xué)用書，還可供信息領(lǐng)域其他專業(yè)的學(xué)生和相關(guān)科研人員、工程技術(shù)人員參考。

作者簡介

　　潘桂忠，1959年畢業(yè)于南京大學(xué)物理學(xué)系半導(dǎo)體物理專業(yè)，高級(jí)工程師，研究生導(dǎo)師，貝嶺微電子公司原技術(shù)工程部經(jīng)理。從事LSI/VLSI設(shè)計(jì)、工藝技術(shù)、芯片結(jié)構(gòu)、電路研制及IC生產(chǎn)長達(dá)50余年。先后負(fù)責(zé)啟動(dòng)并運(yùn)轉(zhuǎn)三家單位（航天部771所、香港華科、上海貝嶺）引進(jìn)的LSI生產(chǎn)線，實(shí)現(xiàn)了大批量生產(chǎn)；開發(fā)并提高了各種工藝技術(shù)；研制并生產(chǎn)了各種LSI/VLSI。其中，上海貝嶺LSI大批量生產(chǎn)獲得成功并取得了很好的經(jīng)濟(jì)效益，鄧小平等領(lǐng)導(dǎo)人曾來公司參觀；航天部專用“MOSIC的設(shè)計(jì)和制造”獲航天部三等功；“S1240電話交換機(jī)專用LSI制造、生產(chǎn)和國產(chǎn)化（國家引進(jìn)重點(diǎn)項(xiàng)目）”分別獲上海市優(yōu)秀新產(chǎn)品成果一等獎(jiǎng)、科學(xué)技術(shù)進(jìn)步獎(jiǎng)和國家科技進(jìn)步三等獎(jiǎng)。曾參與《超純硅的制備和分析》與《世界IC發(fā)展趨勢(shì)》的編譯、《實(shí)用IC工藝手冊(cè)》的編著；發(fā)表論文50余篇，并編著《MOS集成電路結(jié)構(gòu)與制造技術(shù)》和《MOS集成電路工藝與制造技術(shù)》。

圖書目錄

第1章 LSI/VLSI制造基本技術(shù)
1.1 基礎(chǔ)工藝技術(shù)
1.1.1 基礎(chǔ)工藝技術(shù)
1.1.2 工藝制程
1.1.3 工藝一體化
1.2 器件隔離技術(shù)
1.2.1 LOCOS隔離
1.2.2 淺槽隔離
1.2.3 PN結(jié)隔離
1.3 襯底與阱技術(shù)
1.3.1 CMOS工藝與阱的形成
1.3.2 可靠性與阱技術(shù)
1.3.3 外延與SOI襯底
1.4 柵與源、漏結(jié)的形成技術(shù)
1.4.1 柵工藝
1.4.2 源、漏結(jié)構(gòu)的形成
1.4.3 漏極技術(shù)
1.5 接觸的形成與多層布線技術(shù)
1.5.1 接觸的形成
1.5.2 金屬化系統(tǒng)
1.5.3 多層布線工藝與平坦化技術(shù)
1.6 BiCMOS技術(shù)
1.7 LV/HV兼容技術(shù)
1.7.1 LV/HV兼容CMOS
1.7.2 LV/HV兼容BiCMOS
1.7.3 LV/HV兼容BCD
1.8 MOS集成電路工藝設(shè)計(jì)
1.8.1 硅襯底參數(shù)設(shè)計(jì)
1.8.2 柵介質(zhì)材料
1.8.3 柵電極材料
1.8.4 閾值電壓設(shè)計(jì)
1.8.5 工藝參數(shù)設(shè)計(jì)
1.9 MOS集成電路設(shè)計(jì)與制造技術(shù)關(guān)系
1.9.1 芯片結(jié)構(gòu)及其參數(shù)
1.9.2 芯片結(jié)構(gòu)技術(shù)
1.9.3 芯片制造
第2章單阱CMOS芯片與制程剖面結(jié)構(gòu)
2.1 P-Well CMOS（A）
2.1.1 芯片平面/剖面結(jié)構(gòu)
2.1.2 工藝技術(shù)
2.1.3 工藝制程
2.2 P-Well CMOS（B）
2.2.1 芯片剖面結(jié)構(gòu)
2.2.2 工藝技術(shù)
2.2.3 工藝制程
2.3 P-Well CMOS（C）
2.3.1 芯片剖面結(jié)構(gòu)
2.3.2 工藝技術(shù)
2.3.3 工藝制程
2.4 HV P-Well CMOS
2.4.1 芯片剖面結(jié)構(gòu)
2.4.2 工藝技術(shù)
2.4.3 工藝制程
2.5 N-Well CMOS（A）
2.5.1 芯片平面/剖面結(jié)構(gòu)
2.5.2 工藝技術(shù)
2.5.3 工藝制程
2.6 N-Well CMOS（B）
2.6.1 芯片剖面結(jié)構(gòu)
2.6.2 工藝技術(shù)
2.6.3 工藝制程
2.7 N-Well CMOS（C）
2.7.1 芯片剖面結(jié)構(gòu)
2.7.2 工藝技術(shù)
2.7.3 工藝制程
2.8 HV N-Well CMOS
2.8.1 芯片剖面結(jié)構(gòu)
2.8.2 工藝技術(shù)
2.8.3 工藝制程
第3章雙阱CMOS芯片與制程剖面結(jié)構(gòu)
第4章 LV/HV兼容CMOS芯片與制程剖面結(jié)構(gòu)
第5章 BiCMOS芯片與制程剖面結(jié)構(gòu)
第6章 LV/HV兼容BiCMOS芯片與制程剖面結(jié)構(gòu)
第7章 LV/HV兼容BCD芯片與制程剖面結(jié)構(gòu)
附錄A 術(shù)語縮寫對(duì)照
附錄B 簡要說明
參考文獻(xiàn)