計(jì)算機(jī)體系結(jié)構(gòu)基礎(chǔ)（第3版）

目　　錄
叢書序言
推薦序
第3版自序
第2版自序
前言
第一部分　引言
第1章　引言2
　1.1　計(jì)算機(jī)體系結(jié)構(gòu)的研究?jī)?nèi)容2
　　　1.1.1　一以貫之2
　　　1.1.2　什么是計(jì)算機(jī)5
　　　1.1.3　計(jì)算機(jī)的基本組成6
　1.2　衡量計(jì)算機(jī)的指標(biāo)9
　　　1.2.1　計(jì)算機(jī)的性能9
　　　1.2.2　計(jì)算機(jī)的價(jià)格11
　　　1.2.3　計(jì)算機(jī)的功耗12
　1.3　計(jì)算機(jī)體系結(jié)構(gòu)的發(fā)展13
　　　1.3.1　摩爾定律和工藝的發(fā)展15
　　　1.3.2　計(jì)算機(jī)應(yīng)用和體系結(jié)構(gòu)19
　　　1.3.3　計(jì)算機(jī)體系結(jié)構(gòu)發(fā)展20
　1.4　體系結(jié)構(gòu)設(shè)計(jì)的基本原則22
　　　1.4.1　平衡性22
　　　1.4.2　局部性24
　　　1.4.3　并行性24
　　　1.4.4　虛擬化25
　1.5　本章小結(jié)26
　習(xí)題26
第二部分　指令系統(tǒng)結(jié)構(gòu)
第2章　指令系統(tǒng)30
　2.1　指令系統(tǒng)簡(jiǎn)介30
　2.2　指令系統(tǒng)設(shè)計(jì)原則30
　2.3　指令系統(tǒng)發(fā)展歷程32
　　　2.3.1　指令內(nèi)容的演變32
　　　2.3.2　存儲(chǔ)管理的演變34
　　　2.3.3　運(yùn)行級(jí)別的演變36
　2.4　指令系統(tǒng)組成37
　　　2.4.1　地址空間37
　　　2.4.2　操作數(shù)39
　　　2.4.3　指令操作和編碼41
　2.5　RISC指令集比較43
　　　2.5.1　指令格式比較43
　　　2.5.2　尋址方式比較44
　　　2.5.3　公共指令功能44
　　　2.5.4　不同指令系統(tǒng)的特色46
　2.6　C語(yǔ)言的機(jī)器表示47
　　　2.6.1　過程調(diào)用48
　　　2.6.2　流程控制語(yǔ)句49
　2.7　本章小結(jié)52
　習(xí)題52
第3章　特權(quán)指令系統(tǒng)53
　3.1　特權(quán)指令系統(tǒng)簡(jiǎn)介53
　3.2　異常與中斷56
　　　3.2.1　異常分類56
　　　3.2.2　異常處理58
　　　3.2.3　中斷60
　3.3　存儲(chǔ)管理62
　　　3.3.1　存儲(chǔ)管理的原理63
　　　3.3.2　TLB的結(jié)構(gòu)和使用64
　　　3.3.3　TLB地址翻譯相關(guān)異常的處理70
　3.4　本章小結(jié)73
　習(xí)題74
第4章　軟硬件協(xié)同75
　4.1　應(yīng)用程序二進(jìn)制接口75
　　　4.1.1　寄存器約定76
　　　4.1.2　函數(shù)調(diào)用約定78
　　　4.1.3　進(jìn)程虛擬地址空間82
　　　4.1.4　棧幀布局84
　4.2　六種常見的上下文切換場(chǎng)景87
　　　4.2.1　函數(shù)調(diào)用87
　　　4.2.2　異常和中斷88
　　　4.2.3　系統(tǒng)調(diào)用89
　　　4.2.4　進(jìn)程91
　　　4.2.5　線程92
　　　4.2.6　虛擬機(jī)93
　　　4.2.7　六種上下文切換場(chǎng)景的對(duì)比94
　4.3　同步機(jī)制94
　　　4.3.1　基于互斥的同步機(jī)制95
　　　4.3.2　非阻塞的同步機(jī)制96
　4.4　本章小結(jié)97
　習(xí)題97
第三部分　計(jì)算機(jī)硬件結(jié)構(gòu)
第5章　計(jì)算機(jī)組成原理和結(jié)構(gòu)100
　5.1　馮·諾依曼結(jié)構(gòu)100
　5.2　計(jì)算機(jī)的組成部件101
　　　5.2.1　運(yùn)算器101
　　　5.2.2　控制器103
　　　5.2.3　存儲(chǔ)器105
　　　5.2.4　輸入/輸出設(shè)備110
　5.3　計(jì)算機(jī)系統(tǒng)硬件結(jié)構(gòu)發(fā)展113
　　　5.3.1　CPU-GPU-北橋-南橋四片結(jié)構(gòu)113
　　　5.3.2　CPU-北橋-南橋三片結(jié)構(gòu)114
　　　5.3.3　CPU-弱北橋-南橋三片結(jié)構(gòu)114
　　　5.3.4　CPU-南橋兩片結(jié)構(gòu)115
　　　5.3.5　SoC單片結(jié)構(gòu)116
　5.4　處理器和IO設(shè)備間的通信116
　　　5.4.1　IO寄存器尋址117
　　　5.4.2　處理器和IO設(shè)備之間的同步117
　　　5.4.3　存儲(chǔ)器和IO設(shè)備之間的數(shù)據(jù)傳送119
　　　5.4.4　龍芯3A3000+7A1000橋片系統(tǒng)中的CPU、GPU、DC通信120
　5.5　本章小結(jié)122
　習(xí)題122
第6章　計(jì)算機(jī)總線接口技術(shù)124
　6.1　總線概述125
　6.2　總線分類125
　6.3　片上總線126
　6.4　內(nèi)存總線132
　6.5　系統(tǒng)總線139
　　　6.5.1　HyperTransport總線140
　　　6.5.2　HT包格式143
　6.6　設(shè)備總線145
　　　6.6.1　PCIE總線145
　　　6.6.2　PCIE包格式146
　6.7　本章小結(jié)147
　習(xí)題148
第7章　計(jì)算機(jī)系統(tǒng)啟動(dòng)過程分析149
　7.1　處理器核初始化149
　　　7.1.1　處理器復(fù)位150
　　　7.1.2　調(diào)試接口初始化152
　　　7.1.3　TLB初始化156
　　　7.1.4　Cache初始化157
　7.2　總線接口初始化160
　　　7.2.1　內(nèi)存初始化160
　　　7.2.2　IO總線初始化161
　7.3　設(shè)備的探測(cè)及驅(qū)動(dòng)加載162
　7.4　多核啟動(dòng)過程167
　　　7.4.1　初始化時(shí)的多核協(xié)同167
　　　7.4.2　操作系統(tǒng)啟動(dòng)時(shí)的多核喚醒168
　　　7.4.3　核間同步與通信169
　7.5　本章小結(jié)170
　習(xí)題170
第四部分　CPU微結(jié)構(gòu)
第8章　運(yùn)算器設(shè)計(jì)172
　8.1　二進(jìn)制與邏輯電路172
　　　8.1.1　計(jì)算機(jī)中數(shù)的表示172
　　　8.1.2　MOS晶體管工作原理178
　　　8.1.3　CMOS邏輯電路180
　8.2　簡(jiǎn)單運(yùn)算器設(shè)計(jì)188
　　　8.2.1　定點(diǎn)補(bǔ)碼加法器188
　　　8.2.2　減法運(yùn)算實(shí)現(xiàn)193
　　　8.2.3　比較運(yùn)算實(shí)現(xiàn)194
　　　8.2.4　移位器194
　8.3　定點(diǎn)補(bǔ)碼乘法器195
　　　8.3.1　補(bǔ)碼乘法器196
　　　8.3.2　Booth乘法器198
　　　8.3.3　華萊士樹202
　8.4　本章小結(jié)206
　習(xí)題206
第9章　指令流水線208
　9.1　單周期處理器208
　9.2　流水線處理器210
　9.3　指令相關(guān)和流水線沖突213
　　　9.3.1　數(shù)據(jù)相關(guān)引發(fā)的沖突及解決辦法214
　　　9.3.2　控制相關(guān)引發(fā)的沖突及解決辦法216
　　　9.3.3　結(jié)構(gòu)相關(guān)引發(fā)的沖突及解決辦法219
　9.4　流水線與異常處理219
　9.5　提高流水線效率的技術(shù)220
　　　9.5.1　多發(fā)射數(shù)據(jù)通路220
　　　9.5.2　動(dòng)態(tài)調(diào)度221
　　　9.5.3　轉(zhuǎn)移預(yù)測(cè)225
　　　9.5.4　高速緩存229
　9.6　本章小結(jié)231
　習(xí)題232
第五部分　并行處理結(jié)構(gòu)
第10章　并行編程基礎(chǔ)236
　10.1　程序的并行行為236
　　　　10.1.1　指令級(jí)并行性236
　　　　10.1.2　數(shù)據(jù)級(jí)并行性237
　　　　10.1.3　任務(wù)級(jí)并行性237
　10.2　并行編程模型238
　　　　10.2.1　單任務(wù)數(shù)據(jù)并行模型…238
　　　　10.2.2　多任務(wù)共享存儲(chǔ)編程模型238
　　　　10.2.3　多任務(wù)消息傳遞編程模型239
　　　　10.2.4　共享存儲(chǔ)與消息傳遞編程模型的編程復(fù)雜度239
　10.3　典型并行編程環(huán)境242
　　　　10.3.1　數(shù)據(jù)并行SIMD編程242
　　　　10.3.2　POSIX編程標(biāo)準(zhǔn)244
　　　　10.3.3　OpenMP標(biāo)準(zhǔn)247
　　　　10.3.4　MPI消息傳遞編程接口253
　10.4　本章小結(jié)259
　習(xí)題259
第11章　多核處理結(jié)構(gòu)260
　11.1　多核處理器的發(fā)展演化260
　11.2　多核處理器的訪存結(jié)構(gòu)263
　　　　11.2.1　通用多核處理器的片上Cache結(jié)構(gòu)263
　　　　11.2.2　存儲(chǔ)一致性模型265
　　　　11.2.3　Cache一致性協(xié)議267
　11.3　多核處理器的互連結(jié)構(gòu)272
　11.4　多核處理器的同步機(jī)制278
　11.5　典型多核處理器282
　　　　11.5.1　龍芯3A5000處理器282
　　　　11.5.2　Intel SandyBridge架構(gòu)…284
　　　　11.5.3　IBM Cell處理器286
　　　　11.5.4　NVIDIA GPU287
　　　　11.5.5　Tile64處理器289
　11.6　本章小結(jié)289
　習(xí)題291
第六部分　系統(tǒng)評(píng)價(jià)與性能分析
第12章　計(jì)算機(jī)系統(tǒng)評(píng)價(jià)和性能分析294
　12.1　計(jì)算機(jī)系統(tǒng)性能評(píng)價(jià)指標(biāo)294
　　　　12.1.1　計(jì)算機(jī)系統(tǒng)常用性能評(píng)價(jià)指標(biāo)295
　　　　12.1.2　并行系統(tǒng)的性能評(píng)價(jià)指標(biāo)299
　12.2　測(cè)試程序集300
　　　　12.2.1　微基準(zhǔn)測(cè)試程序301
　　　　12.2.2　SPEC CPU基準(zhǔn)測(cè)試程序310
　　　　12.2.3　并行系統(tǒng)基準(zhǔn)測(cè)試程序316
　　　　12.2.4　其他常見的基準(zhǔn)測(cè)試程序集319
　12.3　性能分析方法320
　　　　12.3.1　分析建模的方法322
　　　　12.3.2　模擬建模的方法和模擬器322
　　　　12.3.3　性能測(cè)量的方法325
　12.4　性能測(cè)試和分析實(shí)例334
　　　　12.4.1　SPEC CPU基準(zhǔn)測(cè)試程序的分值對(duì)比335
　　　　12.4.2　微結(jié)構(gòu)相關(guān)統(tǒng)計(jì)數(shù)據(jù)338
　　　　12.4.3　基礎(chǔ)性能參數(shù)344
　12.5　本章小結(jié)348
　習(xí)題348
總結(jié)：什么是計(jì)算機(jī)體系結(jié)構(gòu)350
參考文獻(xiàn)359