芯片設(shè)計 CMOS模擬集成電路版圖設(shè)計與驗證：基于Cadence IC 617

定　價：￥99.00

作　者：	陳鋮穎，范軍，尹飛飛著
出版社：	機(jī)械工業(yè)出版社
叢編項：
標(biāo)　簽：	暫缺

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ISBN：	9787111680222	出版時間：	2021-08-01	包裝：	平裝
開本：	16開	頁數(shù)：		字?jǐn)?shù)：

內(nèi)容簡介

　　本書主要依托Cadence IC 617版圖設(shè)計工具與Mentor Calibre版圖驗證工具，在介紹新型CMOS器件和版圖基本原理的基礎(chǔ)上，結(jié)合版圖設(shè)計實踐，采取循序漸進(jìn)的方式，討論使用Cadence IC 617與Mentor Calibre進(jìn)行CMOS模擬集成電路版圖設(shè)計、驗證的基礎(chǔ)知識和方法，內(nèi)容涵蓋了納米級CMOS器件，CMOS模擬集成電路版圖基礎(chǔ)，Cadence IC 617與Mentor Calibre的基本概況、操作界面和使用方法，CMOS模擬集成電路從設(shè)計到導(dǎo)出數(shù)據(jù)進(jìn)行流片的完整流程。同時分章節(jié)介紹了利用Cadence IC 617版圖設(shè)計工具進(jìn)行運算放大器、帶隙基準(zhǔn)源、低壓差線性穩(wěn)壓器等基本模擬電路版圖設(shè)計的基本方法。*后對Mentor Calibre在LVS驗證中典型的錯誤案例進(jìn)行了解析。本書通過結(jié)合器件知識、電路理論和版圖設(shè)計實踐，使讀者深刻了解CMOS電路版圖設(shè)計和驗證的規(guī)則、流程和基本方法，對于進(jìn)行CMOS模擬集成電路學(xué)習(xí)的在校高年級本科生、碩士生和博士生，以及從事集成電路版圖設(shè)計與驗證的工程師，都會起到有益的幫助。

作者簡介

　　作為科研骨干和項目負(fù)責(zé)人參與了中科院知識創(chuàng)新工程“C/L雙波段衛(wèi)星導(dǎo)航系統(tǒng)”，“ 16bit 300K sigma-delta AD模數(shù)轉(zhuǎn)換器” 、02國家重大專項“面向FPGA芯片的抗輻照加固技術(shù)研究 ”和“0.35um SOI工藝單元庫建設(shè)”、中科院知識創(chuàng)新重大專項“多傳感器集成與節(jié)點核心芯片研發(fā)”、863課題“面向醫(yī)用集成電路的極低功耗數(shù)字信號處理器及電路實現(xiàn)關(guān)鍵技術(shù)研究 ”、“磁隧道結(jié)生物傳感器檢測技術(shù)研究 ”及973課題“基于碳納米管的無摻雜高性能CMOS器件和集成電路研究”等多次科研項目的研究與設(shè)計工作，取得多項成果。近年來發(fā)表文章16篇，申請國內(nèi)外專利13項，其中已授權(quán)專利6項，出版專業(yè)書籍3本。具有扎實的理論基礎(chǔ)、豐富的模擬集成電路設(shè)計經(jīng)驗及項目組織協(xié)調(diào)能力，在半導(dǎo)體工藝、電路設(shè)計開發(fā)領(lǐng)域積累了豐富的經(jīng)驗和學(xué)術(shù)研究成果。

圖書目錄

前言
第1章納米級CMOS器件1
1.1概述1
1.2平面全耗盡絕緣襯底上硅（FD-SOI）MOSFET4
1.2.1采用薄氧化埋層的原因5
1.2.2超薄體中的二維效應(yīng)8
1.3FinFET11
1.3.1三柵以及雙柵FinFET12
1.3.2實際中的結(jié)構(gòu)選擇19
1.4基于gm/ID的設(shè)計方法20
1.4.1模擬集成電路的層次化設(shè)計20
1.4.2gm/ID設(shè)計方法所處的地位21
1.4.3gm/ID設(shè)計方法的優(yōu)勢22
1.4.4基于Vov的設(shè)計方法23
1.4.5gm/ID設(shè)計方法詳述27
1.4.6基于gm/ID的設(shè)計實例31
第2章 CMOS模擬集成電路版圖基礎(chǔ)33
2.1CMOS模擬集成電路設(shè)計流程33
2.2CMOS模擬集成電路版圖定義36
2.3CMOS模擬集成電路版圖設(shè)計流程37
2.3.1版圖規(guī)劃38
2.3.2版圖設(shè)計實現(xiàn)39
2.3.3版圖驗證40
2.3.4版圖完成41
2.4版圖設(shè)計通用規(guī)則42
2.5版圖布局44
2.5.1對稱約束下的晶體管級布局45
2.5.２版圖約束下的層次化布局46
2.6版圖布線50
2.7CMOS模擬集成電路版圖匹配設(shè)計54
2.7.1CMOS工藝失配機(jī)理54
2.7.2元器件版圖匹配設(shè)計規(guī)則56
第3章 Cadence Virtuoso 617版圖設(shè)計工具59
3.1Cadence Virtuoso 617界面介紹59
3.1.1Cadence Virtuoso 617 CIW界面介紹60
3.1.2Cadence Virtuoso 617 Library Manager界面介紹66
3.1.3Cadence Virtuoso 617 Library Path Editor操作介紹85
3.1.4Cadence Virtuoso 617 Layout Editor界面介紹96
3.2Virtuoso 基本操作124
3.2.1創(chuàng)建圓形124
3.2.2創(chuàng)建矩形125
3.2.3創(chuàng)建路徑126
3.2.4創(chuàng)建標(biāo)識名127
3.2.5調(diào)用器件和陣列128
3.2.6創(chuàng)建接觸孔和通孔130
3.2.7創(chuàng)建環(huán)形圖形131
3.2.8移動命令132
3.2.9復(fù)制命令133
3.2.10拉伸命令134
3.2.11刪除命令135
3.2.12合并命令135
3.2.13改變層次關(guān)系命令136
3.2.14切割命令138
3.2.15旋轉(zhuǎn)命令139
3.2.16屬性命令140
3.2.17分離命令141
3.2.18改變形狀命令142
3.2.19版圖層擴(kuò)縮命令143
第4章 Mentor Calibre版圖驗證工具145
4.1Mentor Calibre版圖驗證工具簡介145
4.2Mentor Calibre版圖驗證工具調(diào)用145
4.2.1采用Virtuoso Layout Editor內(nèi)嵌方式啟動146
4.2.2采用Calibre圖形界面啟動147
4.2.3采用Calibre View查看器啟動149
4.3Mentor Calibre DRC驗證151
4.3.1Calibre DRC驗證簡介151
4.3.2Calibre nmDRC界面介紹153
4.3.3Calibre nmDRC驗證流程舉例159
4.4Mentor Calibre nmLVS驗證170
4.4.1Calibre nmLVS驗證簡介170
4.4.2Calibre nmLVS界面介紹170
4.4.3Calibre LVS驗證流程舉例183
4.5Mentor Calibre寄生參數(shù)提取(PEX)194
4.5.1Calibre PEX驗證簡介194
4.5.2Calibre PEX界面介紹194
4.5.3Calibre PEX流程舉例204
第5章 CMOS模擬集成電路版圖設(shè)計與驗證流程213
5.1設(shè)計環(huán)境準(zhǔn)備213
5.2單級跨導(dǎo)放大器電路的建立和前仿真219
5.3跨導(dǎo)放大器版圖設(shè)計230
5.4跨導(dǎo)放大器版圖驗證與參數(shù)提取241
5.5跨導(dǎo)放大器電路后仿真258
5.6輸入輸出單元環(huán)設(shè)計264
5.7主體電路版圖與輸入輸出單元環(huán)的連接272
5.8導(dǎo)出GDSII文件277
第6章運算放大器的版圖
設(shè)計280
6.1運算放大器基礎(chǔ)280
6.2運算放大器的基本特性和分類281
6.2.1運算放大器的基本特性281
6.2.2運算放大器的性能參數(shù)282
6.2.3運算放大器的分類286
6.3單級折疊共源共柵運算放大器的版圖設(shè)計291
6.4兩級全差分密勒補(bǔ)償運算放大器的版圖設(shè)計296
6.5電容—電壓轉(zhuǎn)換電路版圖設(shè)計300
第7章帶隙基準(zhǔn)源與低壓差線性穩(wěn)壓器的版圖設(shè)計308
7.1帶隙基準(zhǔn)源的版圖設(shè)計308
7.1.1帶隙基準(zhǔn)源基本原理308
7.1.2帶隙基準(zhǔn)源版圖設(shè)計實例314
7.2低壓差線性穩(wěn)壓器的版圖設(shè)計318
7.2.1低壓差線性穩(wěn)壓器的基本原理319
7.2.2低壓差線性穩(wěn)壓器版圖設(shè)計實例321
第8章 Calibre LVS常見錯誤解析326
8.1LVS錯誤對話框（RVE對話框）326
8.2誤連接334
8.3短路336
8.4斷路337
8.5違反工藝原理338
8.6漏標(biāo)342
8.7元件參數(shù)錯誤343
參考文獻(xiàn)345