眾核處理器：原理、設計與優(yōu)化

定　價：￥99.00

作　者：	李兆麟，王明羽，魏少軍著
出版社：	清華大學出版社
叢編項：
標　簽：	暫缺

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ISBN：	9787302567462	出版時間：	2021-02-01	包裝：	平裝
開本：	16	頁數(shù)：	150	字數(shù)：

內(nèi)容簡介

　　本書著重介紹眾核處理器，重點關注架構優(yōu)化、存儲優(yōu)化、運算資源優(yōu)化、通信優(yōu)化以及能耗與溫度優(yōu)化等方面的關鍵技術。從計算、存儲、通信三方面介紹眾核處理器架構的設計與優(yōu)化技術，基于存儲機制、存儲層次結(jié)構、共享和私有Cache以及片上網(wǎng)絡通信機制等多方面詳細介紹瓷片眾核處理器架構，并提供瓷片眾核處理器架構的優(yōu)化方案。

作者簡介

　　李兆麟，清華大學長聘教授，從事異構多核/眾核處理器、智能處理器、并行編程等領域研究，主持“核高基”重大專項、重點研發(fā)計劃、自然科學基金等多個項目，在IEEE期刊與國際會議發(fā)表論文100多篇，出版教材2部。王明羽，清華大學博士，中山大學助理教授，碩士生導師，從事多核/眾核處理器、人工智能等領域研究，主持中國博士后科學基金，參與“核高基”重大專項等多個項目，發(fā)表學術論文10余篇。魏少軍，清華大學長聘教授，中國電子學會會士，IEEE Fellow，國家集成電路產(chǎn)業(yè)發(fā)展咨詢委員會委員，“核高基”國家科技重大專項技術總師，中國半導體行業(yè)協(xié)會副理事長，集成電路設計分會理事長，從事超大規(guī)模集成電路設計方法學、數(shù)字系統(tǒng)高層次綜合、嵌入式系統(tǒng)、可重構計算芯片等領域研究，發(fā)表論文200多篇，出版專著5部。

圖書目錄

目錄
第1章緒論

1.1處理器發(fā)展概述

1.2眾核處理器簡介

1.3指令調(diào)度技術

1.4片上網(wǎng)絡通信技術

1.5能耗優(yōu)化技術

1.6小結(jié)

參考文獻

第2章眾核處理器架構

2.1處理器架構概述

2.2瓷片眾核處理器架構

2.3存儲機制

2.3.1存儲層次結(jié)構

2.3.2共享Cache架構

2.3.3私有Cache架構

2.4互連網(wǎng)絡

2.4.1片上網(wǎng)絡通信機制

2.4.2片上網(wǎng)絡延時優(yōu)化技術

2.5小結(jié)

參考文獻

第3章眾核處理器存儲優(yōu)化

3.1存儲層次結(jié)構

3.2Cache優(yōu)化技術

3.3存儲結(jié)構優(yōu)化設計

3.3.1自適應共享Cache結(jié)構

3.3.2自適應私有Cache架構

3.4互連網(wǎng)絡與Cache協(xié)同設計

3.4.1片上網(wǎng)絡延時優(yōu)化設計

3.4.2片上網(wǎng)絡與自適應Cache的協(xié)同設計

3.5小結(jié)

參考文獻

第4章處理器核運算資源優(yōu)化

4.1流處理器

4.2流程序的核心映射和調(diào)度

4.3運算資源利用率優(yōu)化技術

4.3.1同構多線程與核心聯(lián)合

4.3.2運算單元高利用率調(diào)度

4.4利用率感知的核心映射和調(diào)度技術

4.4.1眾核流處理架構建模

4.4.2核心映射與調(diào)度優(yōu)化

4.5小結(jié)

參考文獻

第5章基于片上網(wǎng)絡的通信優(yōu)化

5.1片上網(wǎng)絡混合策略

5.2片上網(wǎng)絡延時和能耗建模

5.3片上網(wǎng)絡延時優(yōu)化技術

5.3.1虛擬電路交換片上網(wǎng)絡路由器

5.3.2混合虛擬電路路徑分配算法

5.4片上網(wǎng)絡眾核編譯框架協(xié)同設計

5.4.1眾核編譯框架總體設計

5.4.2可執(zhí)行代碼編譯生成

5.5小結(jié)

參考文獻

第6章處理器能耗與溫度優(yōu)化

6.1能耗與溫度優(yōu)化原理

6.2處理核能耗與溫度建模

6.3處理核指令編譯

6.3.1漏電功耗優(yōu)化調(diào)度

6.3.2溫度優(yōu)化的負載均衡

6.4眾核任務調(diào)度優(yōu)化技術

6.4.1多任務子圖劃分和子網(wǎng)分配

6.4.2啟發(fā)式子任務映射

6.5小結(jié)

參考文獻