FPGA的人工智能之路：基于Intel FPGA開發(fā)的入門到實踐

第一部分  FPGA技術基礎篇
第1章  FPGA的特點及其歷史 002
1．1  無處不在的FPGA 002
1．2  創(chuàng)造性地解釋FPGA 003
1．2．1  珠串法 004
1．2．2  樂高積木法 004
1．3  FPGA的可定制性 005
1．4  早期的邏輯功能實現(xiàn) 006
1．4．1  數(shù)字設計與TTL邏輯 007
1．4．2  從TTL到可編程邏輯 008
1．5  可簡單編程邏輯器件（PAL） 009
1．5．1  可編程陣列邏輯優(yōu)勢 009
1．5．2  PAL編程技術 010
1．6  可編程邏輯器件（PLD） 011
1．7  復雜可編程邏輯器件（CPLD） 012
1．7．1  普通CPLD邏輯塊的特點 012
1．7．2  CPLD的一般優(yōu)勢 013
1．7．3  非易失FPGA 014
1．8  現(xiàn)場可編程邏輯門陣列（FPGA） 015
第2章  FPGA架構 017
2．1  FPGA全芯片架構 017
2．2  FPGA邏輯陣列模塊 018
2．2．1  查找表（LUT） 019
2．2．2  可編程寄存器 019
2．2．3  LABs和LE：更進一步的觀察 022
2．2．4  自適應邏輯模塊（ALM） 023
2．3  FPGA嵌入式存儲 024
2．3．1  存儲資源的利用 024
2．3．2  M9K資源介紹 025
2．4  時鐘網(wǎng)絡 027
2．4．1  FPGA時鐘架構 027
2．4．2  PLL（鎖相環(huán)） 028
2．5  DSP模塊 028
2．6  FPGA布線 029
2．7  FPGA編程資源 030
2．8  FPGA I/O元件 031
2．8．1  典型的I/O元件邏輯 031
2．8．2  高速收發(fā)器 032
2．9  英特爾FPGA SoC 033
第3章  Verilog HDL 035
3．1  Verilog HDL概述 035
3．1．1  Verilog HDL的介紹 035
3．1．2  Verilog HDL的發(fā)展歷史 036
3．1．3  Verilog HDL的相關術語 037
3．1．4  Verilog HDL的開發(fā)流程 038
3．2  Verilog HDL基礎知識 040
3．2．1  程序結構 040
3．2．2  程序實例 041
3．2．3  數(shù)據(jù)類型 041
3．2．4  模塊例化 043
3．2．5  運算符 044
3．3  Verilog HDL的基本語法 048
3．3．1  if-else語句 048
3．3．2  case語句 049
3．3．3  for循環(huán) 050
3．3．4  Verilog HDL常用關鍵字匯總 050
3．4  Verilog HDL高級知識點 051
3．4．1  阻塞與非阻塞的區(qū)別 051
3．4．2  assign語句和always語句的區(qū)別 054
3．4．3  鎖存器與寄存器的區(qū)別 054
3．4．4  狀態(tài)機 055
3．5  Verilog HDL開發(fā)實例篇 059
3．5．1  漢明碼編碼器 059
3．5．2  數(shù)碼管譯碼器 063
3．5．3  雙向移位寄存器 066
3．5．4  冒泡排序 069
第4章  Quartus Prime基本開發(fā)流程 081
4．1  Quartus Prime軟件介紹 081
4．1．1  英特爾FPGA軟件與硬件簡介 081
4．1．2  Quartus Prime標準版設計軟件簡介 083
4．1．3  Quartus Prime主窗口界面 085
4．1．4  Quartus Prime默認操作環(huán)境 085
4．1．5  Quartus Prime主工具欄 086
4．1．6  Quartus Prime內置幫助系統(tǒng) 087
4．1．7  Quartus Prime可分離的窗口 088
4．1．8  Quartus Prime任務窗口 088
4．1．9  Quartus Prime自定義任務流程 090
4．2  Quartus Prime開發(fā)流程 091
4．2．1  典型的FPGA開發(fā)流程 091
4．2．2  創(chuàng)建Quartus Prime工程 094
4．2．3  設計輸入 100
4．2．4  編譯 106
4．2．5  分配管腳 111
4．2．6  仿真 112
4．2．7  器件配置 113
4．3  實驗指導 116
4．3．1  流水燈實驗 116
4．3．2  按鍵實驗 128
4．3．3  PLL實驗 136
第二部分  PGA開發(fā)方法篇
第5章  FPGA設計工具 145
5．1  編譯報告 145
5．1．1  源文件讀取報告 147
5．1．2  資源使用報告 147
5．1．3  動態(tài)綜合報告 149
5．2  網(wǎng)表查看工具 149
5．2．1  RTL Viewer 149
5．2．2  Technology Map Viewer 150
5．2．3  State Machine Viewer 152
5．3  物理約束 153
5．3．1  物理約束設計 153
5．3．2  Assignment Editor 154
5．3．3  QSF文件設置 156
5．4  時序分析工具 158
5．4．1  TimeQuest Timing Analyzer的GUI圖形交互界面 158
5．4．2  任務窗格（Tasks） 159
5．4．3  創(chuàng)建時序數(shù)據(jù)庫（Netlist Setup） 159
5．4．4  常用的約束報告 160
5．4．5  報告窗格（Report Pane） 161
5．4．6  時序異常（Exceptions） 162
5．4．7  關于SDC的最后說明 164
5．5  功耗分析工具 164
5．5．1  功耗和熱考慮因素 164
5．5．2  功耗分析工具比較 165
5．5．3  EPE電子表格 165
5．5．4  Power Analyzer 166
5．6  片上調試工具 167
5．6．1  Quartus Prime軟件中的片上調試工具 167
5．6．2  Signal Probe Pin（信號探針） 168
5．6．3  SignalTap Ⅱ嵌入式邏輯分析儀 170
第6章  基于英特爾FPGA的SOPC開發(fā) 175
6．1  SOPC技術簡介 175
6．2  IP核與Nios處理器 176
6．2．1  基于IP硬核的SOPC 176
6．2．2  基于IP軟核的SOPC 177
6．3  構建SOPC系統(tǒng) 178
6．3．1  Platform Designer 178
6．3．2  SOPC設計工具 180
6．4  SOPC開發(fā)實戰(zhàn) 181
6．4．1  SOPC系統(tǒng)設計 181
6．4．2  SOPC硬件設計 182
6．4．3  SOPC軟件設計 199
第7章  基于英特爾FPGA的HLS開發(fā) 203
7．1  HLS的基本概念 203
7．2  HLS的基本開發(fā)流程 204
7．2．1  HLS的安裝 204
7．2．2  核心算法代碼 205
7．2．3  功能驗證 205
7．2．4  生成硬件代碼 206
7．2．5  模塊代碼優(yōu)化 208
7．2．6  HLS的Modelsim仿真 211
7．2．7  集成HLS代碼到FPGA系統(tǒng) 211
7．2．8  HDL實例化 212
7．2．9  添加IP路徑到Qsys系統(tǒng) 213
7．3  HLS的多種接口及其使用場景 215
7．3．1  標準接口 215
7．3．2  隱式的Avalon MM Master接口 217
7．3．3  顯式的Avalon MM Master接口 219
7．3．4  Avalon MM Slave接口 220
7．3．5  Avalon Streaming接口 224
7．4  HLS簡單的優(yōu)化技巧 226
第8章  基于英特爾FPGA的OpenCL異構技術 227
8．1  OpenCL基本概念 227
8．1．1  異構計算簡介 227
8．1．2  OpenCL基礎知識 228
8．1．3  OpenCL語言簡介 231
8．2  基于英特爾FPGA的OpenCL開發(fā)環(huán)境 234
8．2．1  英特爾FPGA的OpenCL解決方案 234
8．2．2  系統(tǒng)要求 236
8．2．3  環(huán)境安裝 237
8．2．4  設置環(huán)境變量 237
8．2．5  初始化并檢測OpenCL環(huán)境 238
8．3  主機端Host程序設計 239
8．3．1  建立Platform環(huán)境 239
8．3．2  創(chuàng)建Program與Kernel 242
8．3．3  Host與Kernel的交互 243
8．3．4  OpenCL的內核執(zhí)行 246
8．3．5  Host端程序示例 247
8．4  設備端Kernel程序設計流程 248
8．4．1  Kernel編譯 248
8．4．2  功能驗證（-march=emulator，x86平臺仿真） 253
8．4．3  靜態(tài)分析（-rtl，分析HTML報告） 253
8．4．4  動態(tài)分析（-profile） 255
第三部分  人工智能應用篇
第9章  人工智能簡介 259
9．1  FPGA在人工智能領域的獨特優(yōu)勢 259
9．1．1  確定性低延遲 260
9．1．2  靈活可配置 260
9．1．3  針對卷積神經(jīng)網(wǎng)絡的特殊優(yōu)化 261
9．2  人工智能的概念 261
9．3  人工智能的發(fā)展史 262
9．3．1  早期的興起與低潮 262
9．3．2  人工智能的誕生 263
9．3．3  人工智能的“冬天” 263
9．3．4  交叉學科的興起 263
9．3．5  云計算與大數(shù)據(jù)時代的來臨 264
9．4  人工智能的應用 264
9．4．1  智能決策 264
9．4．2  最優(yōu)路徑規(guī)劃 264
9．4．3  智能計算系統(tǒng) 265
9．5  人工智能的限制 265
9．6  人工智能的分類 265
9．6．1  弱人工智能 266
9．6．2  強人工智能 266
9．6．3  超人工智能 266
9．7  人工智能的發(fā)展及其基礎 267
9．7．1  矩陣論 267
9．7．2  應用統(tǒng)計 268
9．7．3  回歸分析與方差分析 268
9．7．4  數(shù)值分析 268
第10章  深度學習 269
10．1  深度學習的優(yōu)勢 269
10．2  深度學習的概念 271
10．3  神經(jīng)網(wǎng)絡的基本構成 272
10．3．1  神經(jīng)元的基本原理 273
10．3．2  全連接神經(jīng)網(wǎng)絡 274
10．3．3  卷積神經(jīng)網(wǎng)絡 275
10．3．4  常見的卷積神經(jīng)網(wǎng)絡 277
10．4  常見的深度學習數(shù)據(jù)集 279
10．5  深度學習的應用挑戰(zhàn) 280
第11章  基于英特爾FPGA進行深度學習推理 282
11．1  視頻監(jiān)控 282
11．2  視覺系統(tǒng)架構 283
11．2．1  物理特征的捕捉 283
11．2．2  預處理 283
11．2．3  高級處理 284
11．3  計算機視覺的常見任務 285
11．3．1  圖形圖像分割 286
11．3．2  對象檢測 286
11．3．3  對象分類 287
11．3．4  面部識別 287
11．3．5  其他任務 288
11．4  計算機視覺的基礎 289
11．4．1  深度學習框架 290
11．4．2  OpenCL 291
11．4．3  OpenCV 292
11．4．4  OpenVINO 292
11．5  使用OpenVINO工具在英特爾FPGA上部署深度學習推理應用 293
11．5．1  OpenVINO工具 293
11．5．2  端到端機器學習 295
11．5．3  OpenVINO安裝 295
11．5．4  模型優(yōu)化器 297
11．5．5  推理引擎 302
后記 313