可逆邏輯電路綜合及可測性設計研究

第1章 概述
1.1 集成電路技術的發(fā)展和研究目標
1.1.1 集成電路發(fā)展帶來的挑戰(zhàn)
1.1.2 研究意義和研究目標
1.2 國內外的研究現(xiàn)狀
1.2.1 低功耗電路結構
1.2.2 低功耗性能分析
1.3 本書的研究內容
第2章 集成電路低功耗設計概述
2.1 集成電路功耗的組成
2.2 集成電路低功耗設計方法
2.2.1 集成電路的功耗分析
2.2.2 低功耗設計方法
2.2.3 不同層次的低功耗設計技術
2.3 本章小結
第3章 可逆邏輯電路
3.1 引言
3.2 可逆
3.3 可逆邏輯門
3.3.1 N0T邏輯門
3.3.2 CNOT邏輯門
3.3.3 （2-bit）Toffoli邏輯門
3.3.4 （m-bit）Tbffoli邏輯門
3.3. 5交換門
3.3.6 控制交換門
3.4 本章小結
第4章 可逆電路的符號綜合方法
4.1 引言
4.2 不可逆邏輯的可逆化
4.3 模板匹配法
4.4 符號綜合方法
4.4.1 數(shù)學模型
4.4.2 符號代數(shù)方法
4.4.3 縮減時延
4.4.4 成本函數(shù)
4.4.5 減少垃圾線
4.4.6 算法描述
4.4.7 實驗結果
4.5 本章小結
第5章 考慮串擾的可逆電路綜合
5.1 引言
5.2 串擾時延模型
5.2.1 串擾計算
5.2.2 串擾時延模型
5.3 交換線間排列
5.4 成本函數(shù)CF的確定
5.5 綜合算法
5.6 實驗結果
5.7 本章小結
第6章 工藝參數(shù)變動下可逆電路的時延和漏功耗分析
6.1 引言
6.2 工藝參數(shù)變動下的時延分析
6.2.1 加法ADD操作
6.2.2 取最大值MAX操作
6.3 工藝參數(shù)變動下的漏功耗分析
6.4 實驗結果
6.5 本章小結
第7章 工藝參數(shù)變動下可逆電路的層次化性能分析
7.1 引言
7.2 層次模型
7.3 物理級和邏輯級的詳細分析
7.4 層次化性能分析
7.4.1 層次化方差分析
7.4.2 CH（相關系數(shù)一海森矩陣）參數(shù)約簡方法
7.5 探索時空參數(shù)下的高次模型擬合
7.5.1 時空參數(shù)分析
7.5.2 空間參數(shù)分析
7.6 實驗結果
7.7 本章小結
第8章 可逆電路的測試綜合方法
8.1 引言
8.2 經典電路的測試技術
8.2.1 故障類型及建模
8.2.2 故障模擬
8.2.3 自動測試向量生成方法.
8.2.4 掃描設計
8.3 可逆邏輯電路的可測性設計方法
8.3.1 可測性可逆邏輯的基本概念
8.3.2 構造可逆電路可測性實現(xiàn)的分析算法
8.3.3 實驗結果
8.4 內建自測試
8.4.1 偽隨機序列生成電路
8.4.2 LF.R序列與反饋多項式的關系
8.4.3 LFSR序列特性
8.4.4 偽隨機序列電路的設計
8.5 本章小結
結語
附錄
附錄1 術語表
附錄2 Grobner基
附錄3 典型的可逆電路綜合算法
附錄4 實驗所用到的部分可逆電路[106]
參考文獻
后記