微處理器設(shè)計(jì)：架構(gòu)、電路及實(shí)現(xiàn)

目錄
序
前言
第1章 微處理器設(shè)計(jì)概論 1
1.1 微處理器發(fā)展簡(jiǎn)史 2
1.1.1 集成電路制造、設(shè)計(jì)、軟件等技術(shù)合力推動(dòng)微處理器的發(fā)展 2
1.1.2 微處理器的參數(shù)指標(biāo)及應(yīng)用領(lǐng)域的巨大變化 12
1.1.3 若干微處理器發(fā)展的例子 17
1.1.4 集成電路制造及微處理器設(shè)計(jì)面臨的挑戰(zhàn)和機(jī)遇 19
1.2 微處理器的基本組成及工作機(jī)理 20
1.2.1 微處理器的基本組成 20
1.2.2 微處理器的工作步驟 22
1.2.3 順序串行執(zhí)行的指令集結(jié)構(gòu)和亂序并行執(zhí)行的微結(jié)構(gòu) 23
1.3 微處理器若干關(guān)鍵技術(shù)概述 24
1.3.1 指令集 24
1.3.2 流水線 26
1.3.3 指令集并行及超標(biāo)量處理器 30
1.4 本章小結(jié) 32
參考文獻(xiàn) 33
第2章 微處理器的存儲(chǔ)架構(gòu)及電路 35
2.1 存儲(chǔ)的層次化結(jié)構(gòu)及緩存 35
2.1.1 存儲(chǔ)的層次化結(jié)構(gòu)概述 35
2.1.2 存儲(chǔ)訪問的局部性 36
2.1.3 緩存 37
2.1.4 虛擬存儲(chǔ) 40
2.2 存儲(chǔ)的電路實(shí)現(xiàn) 42
2.2.1 緩存實(shí)現(xiàn)電路——SRAM 42
2.2.2 寄存器堆實(shí)現(xiàn)電路——多端口SRAM 45
2.2.3 內(nèi)存實(shí)現(xiàn)電路——DRAM 48
2.2.4 非易失存儲(chǔ)——機(jī)械硬盤及閃存固態(tài)硬盤 51
2.3 新型非易失存儲(chǔ) 53
2.3.1 阻變存儲(chǔ)器 53
2.3.2 磁存儲(chǔ)器 55
2.3.3 相變存儲(chǔ)器 56
2.4 存儲(chǔ)與計(jì)算的融合——計(jì)算型存儲(chǔ) 57
2.4.1 計(jì)算型存儲(chǔ)研究產(chǎn)生的背景 57
2.4.2 基于DRAM的計(jì)算型存儲(chǔ)研究 58
2.4.3 基于SRAM的計(jì)算型存儲(chǔ)研究 59
2.4.4 非易失存儲(chǔ)與計(jì)算的結(jié)合 60
2.5 本章小結(jié) 62
參考文獻(xiàn) 63
第3章 多核及眾核處理器 66
3.1 多核處理器的緣起 67
3.1.1 單核處理器面臨的挑戰(zhàn) 67
3.1.2 應(yīng)對(duì)方案——多核及眾核處理器 70
3.2 若干研究歷史及成果 71
3.2.1 起步：20世紀(jì)七八十年代的研究 71
3.2.2 興起：2000年后的多核處理器研究 72
3.2.3 成熟：20核左右通用多核處理器 74
3.3 多核處理器的核間通信方式 76
3.3.1 共享存儲(chǔ)及消息傳遞核間通信方式 76
3.3.2 共享存儲(chǔ)多核處理器的緩存一致性 77
3.3.3 共享存儲(chǔ)和消息傳遞混合型核間通信方式研究 80
3.4 片上互連網(wǎng)絡(luò) 82
3.4.1 互連拓?fù)浣Y(jié)構(gòu)及路由 82
3.4.2 交換電路：包交換及電路交換 84
3.4.3 包交換和電路交換混合型片上網(wǎng)絡(luò)研究 87
3.5 面向多核及眾核的時(shí)鐘設(shè)計(jì) 92
3.5.1 同步時(shí)鐘的設(shè)計(jì) 92
3.5.2 同頻異相時(shí)鐘多核處理器 93
3.5.3 全局異步局部同步多核處理器 94
3.6 電壓頻率可調(diào)的低功耗多核處理器設(shè)計(jì) 100
3.6.1 基于動(dòng)態(tài)電壓及閾值電壓控制的低功耗處理器設(shè)計(jì) 100
3.6.2 基于動(dòng)態(tài)電壓頻率控制的低功耗多核處理器舉例 102
3.7 本章小結(jié) 104
參考文獻(xiàn) 105
第4章 微處理器擴(kuò)展——領(lǐng)域?qū)Ｓ玫摹癈PU+”系統(tǒng) 108
4.1 微處理器的擴(kuò)展方式 109
4.1.1 ASIP 109
4.1.2 Big.Little架構(gòu) 110
4.1.3 CPU+GPU 113
4.1.4 CPU+FPGA 114
4.1.5 CPU+ASIC 115
4.2 異構(gòu)系統(tǒng)的互連 115
4.2.1 CCIX互連標(biāo)準(zhǔn) 116
4.2.2 OpenCAPI互連 117
4.2.3 NVLink 118
4.3 異構(gòu)系統(tǒng)的編程 119
4.3.1 CUDA架構(gòu)及編程 119
4.3.2 OPENCL編程 120
4.3.3 OpenACC編程 121
4.3.4 HSA編程中間語言標(biāo)準(zhǔn) 122
4.3.5 高級(jí)綜合語言 122
4.4 領(lǐng)域?qū)Ｓ卯悩?gòu)多核系統(tǒng)舉例 124
4.4.1 面向通信和多媒體的24核處理器 124
4.4.2 面向通信、多媒體、大數(shù)據(jù)、信息安全的64核處理器 128
4.4.3 面向人工智能的異構(gòu)多核處理器 134
4.5 本章小結(jié) 136
參考文獻(xiàn) 137
第5章 3D處理器 139
5.1 3D封裝技術(shù)及其應(yīng)用 140
5.1.1 3D封裝技術(shù)介紹 140
5.1.2 3D封裝技術(shù)在存儲(chǔ)器中的應(yīng)用 142
5.1.3 3D封裝技術(shù)在處理器中的應(yīng)用 144
5.1.4 基于3D封裝技術(shù)的計(jì)算型存儲(chǔ)研究 145
5.1.5 3D封裝技術(shù)在片上網(wǎng)絡(luò)中的應(yīng)用 146
5.2 2.5D封裝技術(shù)及其應(yīng)用 147
5.2.1 2.5D封裝技術(shù)介紹 147
5.2.2 2.5DI/O電路的進(jìn)展 148
5.2.3 2.5D系統(tǒng)芯片的進(jìn)展 148
5.3 2.5D/3D封裝技術(shù)的定性及定量特征 149
5.4 2.5D處理器設(shè)計(jì)舉例 150
5.4.1 2.5D系統(tǒng)片間互連及核間通信 152
5.4.2 2.5D處理器的存儲(chǔ)系統(tǒng) 154
5.4.3 2.5D多核處理器的芯片實(shí)現(xiàn)與系統(tǒng)集成 155
5.5 本章小結(jié) 158
參考文獻(xiàn) 158
第6章 微處理器設(shè)計(jì)流程、設(shè)計(jì)驗(yàn)證及可測(cè)性設(shè)計(jì) 160
6.1 微處理器設(shè)計(jì)流程概述 160
6.1.1 工藝的選擇及影響 162
6.1.2 Verilog語言 165
6.2 微處理器設(shè)計(jì)驗(yàn)證 167
6.2.1 集成電路驗(yàn)證方法概述 167
6.2.2 微處理器設(shè)計(jì)驗(yàn)證概述 169
6.2.3 有針對(duì)性的測(cè)試程序自動(dòng)生成技術(shù) 170
6.3 微處理器可測(cè)性設(shè)計(jì) 172
6.3.1 可測(cè)性設(shè)計(jì)簡(jiǎn)介 172
6.3.2 基于JTAG的可測(cè)性設(shè)計(jì) 173
6.4 本章小結(jié) 176
參考文獻(xiàn) 176
第7章 國內(nèi)外典型處理器介紹 177
7.1 Intel處理器 177
7.1.1 Intel處理器的演進(jìn) 177
7.1.2 Intelx 86指令集 183
7.1.3 Intel的專利 187
7.2 AMD處理器 190
7.2.1 3DNow!浮點(diǎn)SIMD指令集 191
7.2.2 x86-64位處理器 192
7.2.3 融合CPU和GPU的處理器(Fusion APU) 193
7.2.4 AMDZen處理器 193
7.3 ARM處理器 194
7.3.1 ARM7處理器 195
7.3.2 Cortex-M處理器 196
7.3.3 Cortex-A處理器 197
7.4 申威處理器 197
7.4.1 申威64指令系統(tǒng) 197
7.4.2 申威處理器核心 198
7.4.3 申威處理器產(chǎn)品 199
7.5 中天微CK-CPU 202
7.6 本章小結(jié) 204
參考文獻(xiàn) 205