數(shù)字電路與邏輯設計

第1章 邏輯代數(shù)基礎與信息表示
1．1 概述
1．1．1 模擬信號與數(shù)字信號
1．1．2 進制轉換
1．1．3 數(shù)字系統(tǒng)中信息的表示
1．2 邏輯代數(shù)中的基本運算及公式
1．2．1 邏輯函數(shù)
1．2．2 基本運算及公式
1．2．3 常用公式及定理
1．2．4 邏輯真值表轉換為邏輯函數(shù)
1．3 邏輯函數(shù)的標準式及化簡
1．3．1 邏輯函數(shù)的標準式
1．3．2 邏輯函數(shù)的卡諾圖表示
1．3．3 邏輯函數(shù)的公式化簡
1．3．4 邏輯函數(shù)的卡諾圖化簡
1．3．5 多輸出邏輯函數(shù)的化簡
習題
第2章 半導體集成門電路
2．1 半導體開關元件
2．1．1 晶體二極管
2．1．2 晶體三極管
2．1．3 MOS管
2．2 TTL集成門電路
2．2．1 TTL非門
2．2．2 常見TTL門電路
2．3 CMOS集成門電路
2．3．1 CMOS非門
2．3．2 常見CMOS門電路
2．4 集成門電路的連接+
2．4．1 TTL門電路的帶負載能力
2．4．2 TTL電路與CMOS電路的連接和比較
習題
第3章 組合邏輯電路
3．1 組合邏輯電路的分析與設計
3．1．1 組合邏輯電路的分析
3．1．2 組合邏輯電路的設計
3．2 常用組合邏輯電路
3．2．1 優(yōu)先編碼器
3．2．2 譯碼器
3．2．3 數(shù)據(jù)選擇器
3．2．4 數(shù)據(jù)比較器
3．2．5 加法器
3．2．6 函數(shù)發(fā)生器
3．2．7 奇偶校驗電路
3．3 用MSI芯片設計組合邏輯電路
3．3．1 用譯碼器設計組合邏輯電路
3．3．2 用數(shù)據(jù)選擇器設計組合邏輯電路
3．4 組合邏輯電路中的競爭與險象
3．4．1 競爭與險象的成因
3．4．2 消除競爭與險象的方法
習題
第4章 時序邏輯電路
4．1 存儲元件——觸發(fā)器
4．1．1 RS觸發(fā)器及時鐘電平控制的觸發(fā)器
4．1．2 時鐘邊沿控制的觸發(fā)器
4．1．3 各類觸發(fā)器的替換
4．2 同步時序邏輯電路
4．2．1 同步時序邏輯電路的分析
4．2．2 寄存器
4．2．3 計數(shù)器
4．2．4 節(jié)拍發(fā)生器
4．3 異步時序邏輯電路
4．3．1 異步時序電路的分析
4．3．2 異步計數(shù)器
4．4 時序邏輯電路的設計
4．4．1 基于觸發(fā)器級的時序邏輯電路設計
4．4．2 基于芯片級的時序邏輯電路設計
習題
第5章 脈沖波形的產(chǎn)生與整形
5．1 555時基電路
5．1．1 矩形脈沖的特性參數(shù)
……
第6章 D/A與A/D轉換
第7章 半導體存儲器與可編程邏輯器件
第8章 硬件描述語言VHDL
附錄
參考文獻