EDA技術(shù)與Verilog設(shè)計(jì)（第2版）

定　價(jià)：￥55.00

作　者：	王金明著
出版社：	電子工業(yè)出版社
叢編項(xiàng)：
標(biāo)　簽：	暫缺

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ISBN：	9787121358296	出版時(shí)間：	2019-01-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	348	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)與“十二五”普通高等教育本科國(guó)家級(jí)規(guī)劃教材、普通高等教育“十一五”國(guó)家級(jí)規(guī)劃教材《EDA技術(shù)與VHDL設(shè)計(jì)（第2版）》（25178）為姊妹篇。本書(shū)根據(jù)教學(xué)和實(shí)驗(yàn)基本要求，以提高動(dòng)手實(shí)踐能力和工程設(shè)計(jì)能力為目的，對(duì)EDA技術(shù)和FPGA設(shè)計(jì)的相關(guān)知識(shí)進(jìn)行系統(tǒng)、完整的介紹。全書(shū)共10章，主要內(nèi)容包括：EDA技術(shù)概述，F(xiàn)PGA/CPLD器件概述，Quartus Prime集成開(kāi)發(fā)工具，Verilog語(yǔ)法與要素，Verilog語(yǔ)句語(yǔ)法，Verilog設(shè)計(jì)進(jìn)階，Verilog常用外設(shè)驅(qū)動(dòng)，有限狀態(tài)機(jī)設(shè)計(jì)，Verilog Test Bench仿真，Verilog設(shè)計(jì)與應(yīng)用等。本書(shū)提供配套電子課件、實(shí)驗(yàn)與設(shè)計(jì)和部分程序代碼。本書(shū)可作為高等學(xué)校電子、通信、雷達(dá)、計(jì)算機(jī)應(yīng)用、工業(yè)自動(dòng)化、儀器儀表、信號(hào)與信息處理等學(xué)科本科生、研究生的EDA技術(shù)或數(shù)字系統(tǒng)設(shè)計(jì)課程的教材和實(shí)驗(yàn)指導(dǎo)書(shū)，也可作為相關(guān)行業(yè)領(lǐng)域工程開(kāi)發(fā)者的重要參考資料。

作者簡(jiǎn)介

　　王金明，男，1972年5月出生，博士，現(xiàn)為解放軍陸軍工程大學(xué)副教授、碩士生導(dǎo)師。曾獲軍隊(duì)科技進(jìn)步一等獎(jiǎng)1項(xiàng)（排名第3），軍隊(duì)科技進(jìn)步二等獎(jiǎng)3項(xiàng)，軍隊(duì)科技進(jìn)步三等獎(jiǎng)5項(xiàng)，獲軍隊(duì)級(jí)教學(xué)成果二等獎(jiǎng)1項(xiàng)；獲國(guó)家發(fā)明專利授權(quán)3項(xiàng)，獲軟件著作授權(quán)1項(xiàng)；發(fā)表論文80余篇，其中SCI、EI收錄30余篇；主編教材多部，并入選“十一五”國(guó)家級(jí)規(guī)劃教材和“十二五”國(guó)家級(jí)規(guī)劃教材；2013年獲軍隊(duì)院校育才獎(jiǎng)銀獎(jiǎng)；2014年由國(guó)家留學(xué)基金委資助，在美國(guó)威斯康星大學(xué)麥迪遜分校訪問(wèn)研究1年；指導(dǎo)本科生參加全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽，獲全國(guó)一等獎(jiǎng)、二等獎(jiǎng)多項(xiàng)。

圖書(shū)目錄

目錄
第1章 EDA技術(shù)概述 1
1．1 EDA技術(shù)及其發(fā)展 1
1．2 Top-down設(shè)計(jì)與IP核復(fù)用 3
1．2．1 Top-down設(shè)計(jì) 4
1．2．2 Bottom-up設(shè)計(jì) 5
1．2．3 IP復(fù)用技術(shù)與SoC 5
1．3 EDA設(shè)計(jì)的流程 6
1．3．1 設(shè)計(jì)輸入 7
1．3．2 綜合 8
1．3．3 布局布線 8
1．3．4 仿真 9
1．3．5 編程配置 9
1．4 常用的EDA工具軟件 9
1．5 EDA技術(shù)的發(fā)展趨勢(shì) 13
習(xí)題1 14
第2章 FPGA/CPLD器件概述 15
2．1 PLD器件 15
2．1．1 PLD器件的發(fā)展歷程 15
2．1．2 PLD器件的分類 15
2．2 PLD的基本原理與結(jié)構(gòu) 18
2．2．1 PLD器件的基本結(jié)構(gòu) 18
2．2．2 PLD電路的表示方法 18
2．3 低密度PLD的原理與結(jié)構(gòu) 20
2．4 CPLD的原理與結(jié)構(gòu) 24
2．4．1 宏單元結(jié)構(gòu) 24
2．4．2 典型CPLD的結(jié)構(gòu) 25
2．5 FPGA的原理與結(jié)構(gòu) 28
2．5．1 查找表結(jié)構(gòu) 28
2．5．2 典型FPGA的結(jié)構(gòu) 30
2．5．3 Altera的Cyclone IV器件結(jié)構(gòu) 33
2．6 FPGA/CPLD的編程元件 36
2．7 邊界掃描測(cè)試技術(shù) 40
2．8 FPGA/CPLD的編程與配置 41
2．8．1 在系統(tǒng)可編程 41
2．8．2 FPGA器件的配置 43
2．8．3 Cyclone IV器件的編程 43
2．9 FPGA/CPLD器件概述 46
2．10 FPGA/CPLD的發(fā)展趨勢(shì) 49
習(xí)題2 50
第3章 Quartus Prime集成開(kāi)發(fā)工具 51
3．1 Quartus Prime原理圖設(shè)計(jì) 52
3．1．1 半加器原理圖設(shè)計(jì)輸入 52
3．1．2 1位全加器設(shè)計(jì)輸入 57
3．1．3 1位全加器的編譯 58
3．1．4 1位全加器的仿真 60
3．1．5 1位全加器的下載 64
3．2 基于IP核的設(shè)計(jì) 67
3．3 SignalTap II的使用方法 74
3．4 Quartus Prime的優(yōu)化設(shè)置與時(shí)序
分析 78
習(xí)題3 82
實(shí)驗(yàn)與設(shè)計(jì) 84
第4章 Verilog語(yǔ)法與要素 92
4．1 Verilog的歷史 92
4．2 Verilog模塊的結(jié)構(gòu) 93
4．3 Verilog語(yǔ)言要素 96
4．4 常量 98
4．4．1 整數(shù) 98
4．4．2 實(shí)數(shù) 99
4．4．3 字符串 100
4．5 數(shù)據(jù)類型 101
4．5．1 net型 102
4．5．2 variable型 103
4．6 參數(shù) 104
4．6．1 參數(shù)parameter 104
4．6．2 Verilog―2001中的參數(shù)聲明 105
4．6．3 參數(shù)的傳遞 106
4．6．4 localparam 106
4．7 向量 107
4．8 運(yùn)算符 109
習(xí)題4 114
實(shí)驗(yàn)與設(shè)計(jì) 114
第5章 Verilog語(yǔ)句語(yǔ)法 118
5．1 過(guò)程語(yǔ)句 118
5．1．1 always過(guò)程語(yǔ)句 119
5．1．2 initial過(guò)程語(yǔ)句 122
5．2 塊語(yǔ)句 123
5．2．1 串行塊begin-end 123
5．2．2 并行塊fork-join 124
5．3 賦值語(yǔ)句 125
5．3．1 持續(xù)賦值與過(guò)程賦值 125
5．3．2 阻塞賦值與非阻塞賦值 126
5．4 條件語(yǔ)句 128
5．4．1 if-else語(yǔ)句 128
5．4．2 case語(yǔ)句 129
5．5 循環(huán)語(yǔ)句 134
5．5．1 for語(yǔ)句 134
5．5．2 repeat、while、forever語(yǔ)句 135
5．6 編譯指示語(yǔ)句 137
5．7 任務(wù)與函數(shù) 139
5．7．1 任務(wù)（task） 139
5．7．2 函數(shù)（function） 141
5．8 順序執(zhí)行與并發(fā)執(zhí)行 144
5．9 Verilog―2001語(yǔ)言標(biāo)準(zhǔn) 145
習(xí)題5 154
實(shí)驗(yàn)與設(shè)計(jì) 155
第6章 Verilog設(shè)計(jì)進(jìn)階 161
6．1 Verilog設(shè)計(jì)的層次 161
6．2 門(mén)級(jí)結(jié)構(gòu)描述 161
6．2．1 Verilog門(mén)元件 162
6．2．2 門(mén)級(jí)結(jié)構(gòu)描述 165
6．3 行為描述 165
6．4 數(shù)據(jù)流描述 166
6．5 不同描述風(fēng)格的設(shè)計(jì) 168
6．5．1 半加器設(shè)計(jì) 168
6．5．2 1位全加器設(shè)計(jì) 169
6．5．3 加法器的級(jí)連 170
6．6 多層次結(jié)構(gòu)電路的設(shè)計(jì) 171
6．6．1 模塊例化 172
6．6．2 用parameter進(jìn)行參數(shù)傳遞 174
6．6．3 用defparam進(jìn)行參數(shù)重載 176
6．7 常用組合邏輯電路設(shè)計(jì) 176
6．7．1 門(mén)電路 176
6．7．2 編譯碼器 177
6．8 常用時(shí)序邏輯電路設(shè)計(jì) 179
6．8．1 觸發(fā)器 179
6．8．2 鎖存器與寄存器 180
6．8．3 計(jì)數(shù)器與串并轉(zhuǎn)換器 182
6．8．4 簡(jiǎn)易微處理器 182
6．9 三態(tài)邏輯設(shè)計(jì) 184
習(xí)題6 186
實(shí)驗(yàn)與設(shè)計(jì) 186
第7章 Verilog常用外設(shè)驅(qū)動(dòng) 190
7．1 4×4矩陣鍵盤(pán) 190
7．2 標(biāo)準(zhǔn)PS/2鍵盤(pán) 192
7．3 字符液晶 198
7．4 漢字圖形點(diǎn)陣液晶 204
7．5 VGA顯示器 209
7．5．1 VGA顯示原理與時(shí)序 209
7．5．2 VGA彩條信號(hào)發(fā)生器 213
7．5．3 VGA圖像顯示與控制 215
7．6 樂(lè)曲演奏電路 221
習(xí)題7 226
實(shí)驗(yàn)與設(shè)計(jì) 227
第8章有限狀態(tài)機(jī)設(shè)計(jì) 236
8．1 有限狀態(tài)機(jī) 236
8．2 有限狀態(tài)機(jī)的Verilog描述 238
8．2．1 用三個(gè)過(guò)程描述 239
8．2．2 用兩個(gè)過(guò)程描述 240
8．2．3 單過(guò)程描述 241
8．3 狀態(tài)編碼 242
8．3．1 常用的編碼方式 242
8．3．2 狀態(tài)編碼的定義 244
8．3．3 用屬性指定狀態(tài)編碼方式 248
8．4 有限狀態(tài)機(jī)設(shè)計(jì)要點(diǎn) 248
8．4．1 復(fù)位和起始狀態(tài)的選擇 249
8．4．2 多余狀態(tài)的處理 249
習(xí)題8 250
實(shí)驗(yàn)與設(shè)計(jì) 251
第9章 Verilog Test Bench仿真 254
9．1 系統(tǒng)任務(wù)與系統(tǒng)函數(shù) 254
9．2 用戶自定義元件 258
9．2．1 組合電路UDP元件 259
9．2．2 時(shí)序邏輯UDP元件 260
9．3 延時(shí)模型的表示 262
9．3．1 時(shí)間標(biāo)尺定義`timescale 262
9．3．2 延時(shí)的表示與延時(shí)說(shuō)明塊 263
9．4 Test Bench測(cè)試平臺(tái) 264
9．5 組合電路和時(shí)序電路的仿真 267
9．5．1 組合電路的仿真 267
9．5．2 時(shí)序電路的仿真 269
習(xí)題9 270
實(shí)驗(yàn)與設(shè)計(jì) 270
第10章 Verilog設(shè)計(jì)與應(yīng)用 280
10．1 數(shù)字頻率測(cè)量 280
10．1．1 數(shù)字過(guò)零檢測(cè) 280
10．1．2 等精度頻率測(cè)量 282
10．1．3 數(shù)字頻率測(cè)量系統(tǒng)頂層設(shè)計(jì) 283
10．1．4 仿真驗(yàn)證 285
10．2 可重構(gòu)IIR濾波器 287
10．2．1 FPGA的動(dòng)態(tài)重構(gòu) 287
10．2．2 IIR濾波器的原理 288
10．2．3 可重構(gòu)IIR濾波器的設(shè)計(jì) 289
10．2．4 頂層設(shè)計(jì)源代碼 298
10．2．5 可重構(gòu)IIR濾波器仿真 298
10．3 QPSK調(diào)制器的FPGA實(shí)現(xiàn) 301
10．3．1 QPSK調(diào)制原理 301
10．3．2 QPSK調(diào)制器的設(shè)計(jì)實(shí)現(xiàn) 302
10．3．3 QPSK調(diào)制器的仿真 311
10．4 卷積碼產(chǎn)生器 312
10．4．1 卷積碼原理 312
10．4．2 卷積碼編碼器實(shí)現(xiàn) 313
10．4．3 卷積碼編碼器仿真驗(yàn)證 315
10．5 小型神經(jīng)網(wǎng)絡(luò) 316
10．5．1 基本原理 316
10．5．2 設(shè)計(jì)實(shí)現(xiàn) 317
10．5．3 仿真驗(yàn)證 319
10．6 數(shù)字AGC 320
10．6．1 數(shù)字AGC技術(shù)的原理和設(shè)計(jì)
思想 320
10．6．2 數(shù)字AGC的實(shí)現(xiàn) 321
10．7 信號(hào)音發(fā)生器 328
10．7．1 線性碼、A律碼轉(zhuǎn)換原理 328
10．7．2 信號(hào)音發(fā)生器的Verilog
實(shí)現(xiàn) 331
習(xí)題11 334
實(shí)驗(yàn)與設(shè)計(jì) 335
附錄 DE2-115介紹 339
參考文獻(xiàn) 341