基于VHDL的數(shù)字系統(tǒng)設(shè)計(jì)方法

出版者的話
本書贊譽(yù)
譯者序
前言
致謝
作者簡(jiǎn)介
第一部分引言
第1章數(shù)字信息簡(jiǎn)述
1.1數(shù)字信號(hào)
1.2數(shù)字信號(hào)噪聲容限
1.3數(shù)字信號(hào)表示復(fù)雜數(shù)據(jù)
1.4數(shù)字邏輯函數(shù)
1.5數(shù)字電路與系統(tǒng)的硬件描述語(yǔ)言(VHDL)
1.6系統(tǒng)中的數(shù)字邏輯
總結(jié)
文獻(xiàn)解讀
練習(xí)
第2章數(shù)字系統(tǒng)設(shè)計(jì)實(shí)踐
2.1設(shè)計(jì)過(guò)程
2.2數(shù)字系統(tǒng)由芯片和電路板組成
2.3計(jì)算機(jī)輔助設(shè)計(jì)工具
2.4摩爾定律和數(shù)字系統(tǒng)發(fā)展
總結(jié)
文獻(xiàn)解讀
練習(xí)
第二部分組合邏輯
第3章布爾代數(shù)
3.1原理
3.2內(nèi)容
3.3對(duì)偶函數(shù)
3.4標(biāo)準(zhǔn)型
3.5從方程式到邏輯門
3.6硬件描述語(yǔ)言中的布爾表達(dá)式
總結(jié)
文獻(xiàn)解讀
練習(xí)
第4章CMOS邏輯電路
4.1開關(guān)邏輯
4.2MOS晶體管的開關(guān)模型
4.3CMOS門電路
總結(jié)
文獻(xiàn)解讀
練習(xí)
第5章CMOS電路的延時(shí)和功耗
5.1CMOS靜態(tài)延時(shí)
5.2大負(fù)載下的驅(qū)動(dòng)扇出
5.3邏輯努力的扇入
5.4延時(shí)計(jì)算
5.5延時(shí)優(yōu)化
5.6導(dǎo)線延時(shí)
5.7CMOS電路的功耗
總結(jié)
文獻(xiàn)解讀
練習(xí)
第6章組合邏輯電路
6.1組合邏輯
6.2閉包
6.3真值表、最小項(xiàng)、“與”門標(biāo)準(zhǔn)形式
6.4“與”電路的蘊(yùn)含項(xiàng)
6.5卡諾圖
6.6封裝函數(shù)
6.7從封裝轉(zhuǎn)變?yōu)殚T
6.8不完全的指標(biāo)函數(shù)
6.9實(shí)現(xiàn)和之積
6.10冒險(xiǎn)
總結(jié)
文獻(xiàn)解讀
練習(xí)
第7章組合邏輯電路的VHDL描述
7.1基本數(shù)字電路的VHDL描述
7.2素?cái)?shù)電路的測(cè)試文件
7.3七段譯碼器
總結(jié)
文獻(xiàn)解讀
練習(xí)
第8章組合邏輯電路基本單元
8.1多位標(biāo)記
8.2譯碼器
8.3多路復(fù)用器
8.4編碼器
8.5仲裁器和優(yōu)先編碼器
8.6比較器
8.7移位器
8.8ROM
8.9讀/寫存儲(chǔ)器
8.10可編程邏輯陣列
8.11數(shù)據(jù)表
8.12知識(shí)產(chǎn)權(quán)模塊
總結(jié)
文獻(xiàn)解讀
練習(xí)
第9章組合邏輯電路設(shè)計(jì)實(shí)例
9.1倍三電路
9.2明天電路
9.3優(yōu)先級(jí)仲裁器
9.4井字游戲電路
總結(jié)
練習(xí)
第三部分算術(shù)運(yùn)算電路
第10章算術(shù)運(yùn)算電路
10.1二進(jìn)制數(shù)
10.2二進(jìn)制加法
10.3負(fù)數(shù)和減法
10.4乘法器
10.5除法
總結(jié)
練習(xí)
第11章定點(diǎn)數(shù)和浮點(diǎn)數(shù)
11.1誤差的表示：準(zhǔn)度、精度和分辨率
11.2定點(diǎn)數(shù)
11.3浮點(diǎn)數(shù)
總結(jié)
文獻(xiàn)解讀
練習(xí)
第12章快速運(yùn)算電路
12.1超前進(jìn)位
12.2Booth重編碼
12.3華萊士樹
12.4綜合注意事項(xiàng)
總結(jié)
文獻(xiàn)解讀
練習(xí)
第13章算術(shù)運(yùn)算電路設(shè)計(jì)實(shí)例
13.1復(fù)數(shù)乘法器
13.2定點(diǎn)格式和浮點(diǎn)格式之間的轉(zhuǎn)換
13.3FIR濾波器
總結(jié)
文獻(xiàn)解讀
練習(xí)
第四部分同步時(shí)序邏輯
第14章時(shí)序邏輯
14.1時(shí)序電路
14.2同步時(shí)序電路
14.3交通燈控制器
14.4狀態(tài)分配
14.5有限狀態(tài)機(jī)的實(shí)現(xiàn)
14.6有限狀態(tài)機(jī)的VHDL實(shí)現(xiàn)
總結(jié)
文獻(xiàn)解讀
練習(xí)
第15章時(shí)序約束
15.1傳播延時(shí)和污染延時(shí)
15.2觸發(fā)器
15.3建立時(shí)間和保持時(shí)間約束
15.4時(shí)鐘偏移的影響
15.5時(shí)序示例
15.6時(shí)序和邏輯綜合
總結(jié)
文獻(xiàn)解讀
練習(xí)
第16章數(shù)據(jù)通路的時(shí)序邏輯
16.1計(jì)數(shù)器
16.2移位寄存器
16.3控制和數(shù)據(jù)劃分
總結(jié)
練習(xí)
第17章分解有限狀態(tài)機(jī)
17.1閃光器設(shè)計(jì)
17.2交通信號(hào)燈控制器
總結(jié)
練習(xí)
第18章微代碼
18.1簡(jiǎn)單的微代碼狀態(tài)機(jī)
18.2指令序列
18.3多路分支
18.4多種指令類型
18.5微代碼子程序
18.6簡(jiǎn)單的計(jì)算器
總結(jié)
文獻(xiàn)解讀
練習(xí)
第19章時(shí)序示例
19.13分頻計(jì)數(shù)器
19.2SOS檢測(cè)器
19.3井字棋游戲
19.4赫夫曼編碼器/解碼器
總結(jié)
文獻(xiàn)解讀
練習(xí)
第五部分實(shí)踐設(shè)計(jì)
第20章驗(yàn)證和測(cè)試
20.1設(shè)計(jì)驗(yàn)證
20.2測(cè)試
總結(jié)
文獻(xiàn)解讀
練習(xí)
第六部分系統(tǒng)級(jí)設(shè)計(jì)
第21章系統(tǒng)級(jí)設(shè)計(jì)
21.1系統(tǒng)設(shè)計(jì)過(guò)程
21.2設(shè)計(jì)規(guī)范
21.3劃分
總結(jié)
文獻(xiàn)解讀
練習(xí)
第22章接口和系統(tǒng)級(jí)時(shí)序
22.1接口時(shí)序
22.2接口劃分和選擇
22.3串行和打包接口
22.4同步時(shí)序
22.5時(shí)序表
22.6接口和時(shí)序示例
總結(jié)
練習(xí)
第23章流水線
23.1普通流水線
23.2流水線示例
23.3逐位進(jìn)位加法器流水線結(jié)構(gòu)設(shè)計(jì)示例
23.4流水線停滯
23.5雙重緩沖
23.6負(fù)載平衡
23.7可變負(fù)載
23.8資源共享
總結(jié)
文獻(xiàn)解讀
練習(xí)
第24章互連
24.1抽象互連
24.2總線
24.3交叉開關(guān)
24.4互連網(wǎng)絡(luò)
總結(jié)
文獻(xiàn)解讀
練習(xí)
第25章存儲(chǔ)系統(tǒng)
25.1存儲(chǔ)基元
25.2位片和堆存儲(chǔ)器
25.3交叉存儲(chǔ)器
25.4高速緩存
總結(jié)
文獻(xiàn)解讀
練習(xí)
第七部分異步邏輯
第26章異步時(shí)序電路
26.1流表分析
26.2流表綜合：觸發(fā)電路
26.3競(jìng)爭(zhēng)和狀態(tài)賦值
總結(jié)
文獻(xiàn)解讀
練習(xí)
第27章觸發(fā)器
27.1鎖存器內(nèi)部結(jié)構(gòu)
27.2觸發(fā)器的內(nèi)部結(jié)構(gòu)
27.3CMOS鎖存器和觸發(fā)器
27.4鎖存器的流表
27.5D觸發(fā)器的流表綜合
總結(jié)
文獻(xiàn)解讀
練習(xí)
第28章亞穩(wěn)態(tài)和同步故障
28.1同步故障
28.2亞穩(wěn)態(tài)
28.3進(jìn)入并且留在非法狀態(tài)的可能性
28.4亞穩(wěn)態(tài)的驗(yàn)證
總結(jié)
文獻(xiàn)解讀
練習(xí)
第29章同步器的設(shè)計(jì)
29.1同步器的用途
29.2強(qiáng)力同步器
29.3多比特信號(hào)問(wèn)題
29.4FIFO同步器
總結(jié)
文獻(xiàn)解讀
練習(xí)
附錄VHDL編碼風(fēng)格和語(yǔ)法指南
附錄AVHDL編碼風(fēng)格
附錄BVHDL語(yǔ)法指南
參考文獻(xiàn)