雷達信號處理芯片技術(shù)

定　價：￥136.00

作　者：	洪一，陳伯孝等著，王小謨，左群聲編
出版社：	國防工業(yè)出版社
叢編項：	雷達與探測前沿技術(shù)叢書
標　簽：	暫缺

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ISBN：	9787118115284	出版時間：	2017-12-01	包裝：	平裝
開本：	16開	頁數(shù)：	524	字數(shù)：

內(nèi)容簡介

　　高效軟件實現(xiàn)信號處理算法是現(xiàn)代數(shù)字陣列雷達發(fā)展的基本趨勢，實現(xiàn)這個目標的技術(shù)基礎(chǔ)是擁有一個高效能、高性能的高速數(shù)字信號處理器（DSP）?！独走_信號處理芯片技術(shù)/雷達與探測前沿技術(shù)叢書》系統(tǒng)介紹“魂芯一號”高性能通用浮點數(shù)字信號處理器（BWDSP100）芯片結(jié)構(gòu)及其特點、存儲器與寄存器、I/O資源及外設(shè)、指令系統(tǒng)、軟件編程、集成開發(fā)環(huán)境、硬件設(shè)計等內(nèi)容，給出一些常用數(shù)字信號處理和雷達信號處理函數(shù)庫，并通過實際系統(tǒng)設(shè)計案例，介紹“魂芯一號”數(shù)字信號處理器的設(shè)計過程和解決方法。內(nèi)容新穎，系統(tǒng)性強，理論聯(lián)系實際，突出工程實現(xiàn)和應用。《雷達信號處理芯片技術(shù)/雷達與探測前沿技術(shù)叢書》的讀者對象是各領(lǐng)域從事信號處理的科研和工程技術(shù)人員；《雷達信號處理芯片技術(shù)/雷達與探測前沿技術(shù)叢書》也可以作為高等學校電子工程相關(guān)專業(yè)研究生和高年級本科生的參考用書。

作者簡介

　　洪一，安徽銅陵人。1984年獲安徽大學無線電系學士學位，1987年畢業(yè)于西南電子技術(shù)研究所信息處理專業(yè)，同年獲成都電訊工程學院碩士學位。1987年進入西南雷達技術(shù)研究所并隨之同步轉(zhuǎn)到華東電子工程研究所工作至今，從事雷達信號處理研究及工程實現(xiàn)20年，2007年轉(zhuǎn)為從事集成電路設(shè)計工作。為我國數(shù)字化氣象雷達裝備和脈沖多普勒氣象雷達裝備信號處理系統(tǒng)、數(shù)字波束形成用于實際雷達裝備的開拓者。主持了我國從指令集、體系結(jié)構(gòu)、物理實現(xiàn)、軟/硬件開發(fā)環(huán)境等均自主的高端浮點數(shù)字信號處理器——“魂芯一號”的研制?，F(xiàn)為中國電子科技集團公司第三十八研究所集團首席科學家。安徽大學、合肥工業(yè)大學和中國科技大學博士生導師。安徽省首屆青年科技獎、全國五一勞動獎?wù)碌全@得者。獲國家科技進步獎一等獎、三等獎各一項，省部級獎十多項。享受“國務(wù)院政府特殊津貼”，是安徽省“115”產(chǎn)業(yè)創(chuàng)新團隊帶頭人。陳伯孝，1966年生于安徽宿松。1987年畢業(yè)于華東冶金學院（現(xiàn)安徽工業(yè)大學）并留校工作至1991年8月、1994年、1997年分別獲西安電子科技大學碩士學位和博士學位。自2003年至今任西安電子科技大學教授、博士生導師，2006年入選教育部新世紀優(yōu)秀人才支持計劃。一直從事新體制雷達系統(tǒng)、雷達信號處理、陣列信號處理、末制導雷達與目標跟蹤等方面的應用基礎(chǔ)與工程實現(xiàn)的研究工作。發(fā)表學術(shù)論文200余篇（其中SCI、EI收錄1 50多篇），出版學術(shù)專著三部：《綜合脈沖孔徑雷達》、《Synthetic Impulse and Aperture Radar： A NovelMulti-Frequency MIMO Radar》《現(xiàn)代雷達系統(tǒng)分析與設(shè)計》。已授權(quán)發(fā)明專利30余項。榮獲國家科學技術(shù)進步二等獎2項，國防科學技術(shù)進步一、二、三等獎各1項，軍隊科技進步一、二等獎各1項。

圖書目錄

第1章概述
1．1 雷達信號處理概述
1．1．1 雷達信號處理的發(fā)展
1．1．2 雷達信號處理的特點
1．2 數(shù)字信號處理器
1．2．1 數(shù)字信號處理器概述
1．2．2 數(shù)字信號處理器的發(fā)展
1．2．3 “魂芯一號”高速數(shù)字信號處理器概述
第2章處理器體系架構(gòu)
2．1 體系架構(gòu)
2．2 eCl04內(nèi)核結(jié)構(gòu)
2．2．1 運算單元執(zhí)行宏（Macro）
2．2．2 運算部件
2．2．3 程序控制器
2．3 總線
2．4 內(nèi)部存儲器
2．5 外設(shè)
第3章存儲器與寄存器
3．1 地址空間
3．2 存儲器
3．2．1 存儲器的組織結(jié)構(gòu)
3．2．2 存儲器數(shù)據(jù)總線操作
3．2．3 存儲器與其他部件的數(shù)據(jù)交換
3．3 地址發(fā)生運算器部件
3．4 尋址方式
3．5 地址沖突與地址非法
3．5．1 地址沖突
3．5．2 地址非法
3．6 總線仲裁
3．7 寄存器
3．7．1 全局控制寄存器GCSR
3．7．2 內(nèi)核執(zhí)行單元控制與標志寄存器
3．7．3 DMA控制寄存器
3．7．4 中斷控制寄存器
3．7．5 定時器控制寄存器
3．7．6 通用I/O控制寄存器
3．7．7 并口配置寄存器
3．7．8 uART控制寄存器
3．7．9 DDR2控制器的配置寄存器
3．7．1 0數(shù)據(jù)存儲器讀寫沖突標志寄存器
第4章處理器指令體系
4．1 指令結(jié)構(gòu)與特點
4．1．1 指令基本語法規(guī)制
4．1．2 指令語法約定
4．1．3 指令速查
4．2 ALU指令
4．3 MuL指令
4．4 SPU指令
4．5 SHF指令
4．6 數(shù)據(jù)傳輸指令
4．7 雙字指令
4．8 非運算類指令
4．9 編程資源約束
4．9．1 編程資源
4．9．2 并行指令的約束規(guī)則
4．9．3 數(shù)據(jù)相關(guān)
第5章處理器I/O資源及外設(shè)
5．1 中斷及異常
5．1．1 中斷類型
5．1．2 中斷控制寄存器
5．1．3 中斷響應過程
5．1．4 異?，F(xiàn)象
5．2 DMA控制器
5．2．1 DMA控制器基本結(jié)構(gòu)
5．2．2 DMA總線仲裁
5．3 鏈路口
5．3．1 鏈路通信接口
5．3．2 鏈路口DMA控制寄存器
5．3．3 鏈路口配置例程
5．4 并口
5．4．1 并口接口信號
5．4．2 并口地址線位寬說明
5．4．3 并口控制寄存器
5．4．4 并口配置例程
5．5 UART控制器
5．5．1 UART接口信號
5．5．2 波特率
5．5．3 UART收發(fā)實現(xiàn)
5．5．4 UART狀態(tài)與異常處理
5．5．5 UART配置例程
5．6 GPIO口
5．6．1 CPIO功能說明
5．6．2 GPlO口配置例程
5．7 定時器
5．7．1 定時器控制寄存器
5．7．2 定時器復位與計數(shù)
5．7．3 定時器脈沖產(chǎn)生
5．7．4 定時器說明
5．7．5 定時器配置例程
5．8 DDR2接口
5．8．1 DDR2接口信號
5．8．2 DDR2控制器
5．8．3 PHY接口
5．8．4 DDR2配置舉例
第6章處理器開發(fā)工具
6．1 “魂芯一號”應用開發(fā)流程
6．2 “魂芯一號”在線調(diào)試系統(tǒng)
6．2．1 “魂芯一號”的功能模式
6．2．2 “魂芯一號”的在線調(diào)試資源
6．3 “魂芯一號”的集成開發(fā)環(huán)境
6．3．1 工程管理和編輯器
6．3．2 調(diào)試器
6．3．3 統(tǒng)計分析功能
6．3．4 支持混合編程和調(diào)試
6．3．5 豐富的幫助文檔
6．4 編譯器
6．4．1 編譯器命令行參數(shù)
6．4．2 運行環(huán)境與模型
6．4．3 編碼器對IS0 C90標準的擴展
6．5 宏預處理器
6．5．1 宏預處理器的命令行形式
6．5．2 標識符
6．5．3 表達式
6．5．4 宏命令
6．6 規(guī)則檢查器
6．6．1 規(guī)則檢查器的命令行形式
6．6．2 錯誤和警告提示信息格式
6．6．3 錯誤信息列表
6．6．4 警告信息列表
6．7 匯編器
6．7．1 匯編器命令行形式
6．7．2 匯編文件格式
6．7．3 標識符（symb01）
6．7．4 表達式
6．7．5 匯編偽指令
6．8 鏈接器
6．8．1 鏈接器命令行形式
6．8．2 鏈接器命令文件的編寫
6．9 反匯編器
6．1 0庫生成器
第7章基于處理器的硬件設(shè)計
7．1 硬件設(shè)計概述
7．2 DSP系統(tǒng)的基礎(chǔ)設(shè)計
7．2．1 電源電路設(shè)計
7．2．2 復位電路設(shè)計
7．2．3 時鐘設(shè)計
7．3 DSP外設(shè)引腳及布局布線指導
7．3．1 并口引腳
7．3．2 Link端口引腳
7．3．3 LVDS的PCB布線指導
7．3．4 DDR2端口的PCB設(shè)計
7．4 多處理器耦合
7．4．1 通過鏈路口進行多處理器耦合
7．4．2 通過并口進行多處理器耦合
7．4．3 通過飛越傳輸方式進行多處理器耦合
7．4．4 通過UART進行多處理器耦合
7．4．5 通過GPl0進行多處理器耦合
7．5 調(diào)試系統(tǒng)設(shè)計
7．6 引導系統(tǒng)設(shè)計
7．6．1 FLASH編程
7．6．2 主片引導
7．6．3 從片引導
7．7 硬件設(shè)計實例
7．7．1 整體架構(gòu)圖
7．7．2 電源
7．7．3 程序加載
7．7．4 DSP設(shè)置
第8章信號處理應用程序設(shè)計
8．1 FFT的DSP實現(xiàn)
8．1．1 FFT的基本原理
8．1．2 FFT設(shè)計方法
8．1．3 FFT的DSP實現(xiàn)
8．1．4 FFT應用舉例
8．2 FIR的DSP實現(xiàn)
8．2．1 FIR濾波器的基本結(jié)構(gòu)
8．2．2 FIR濾波器設(shè)計方法
8．2．3 FlR濾波器的DSP實現(xiàn)
8．2．4 FIR濾波器應用舉例
8．3 脈沖壓縮DSP實現(xiàn)
8．3．1 脈沖壓縮的基本原理
8．3．2 脈沖壓縮設(shè)計方法
8．3．3 脈沖壓縮DSP實現(xiàn)
8．4 向量運算的庫函數(shù)
8．5 矩陣運算的庫函數(shù)
8．6 常用的窗函數(shù)
8．7 信號產(chǎn)生的庫函數(shù)
8．8 雷達信號處理的庫函數(shù)
8．8．1 抽取比可變的低通濾波器
8．8．2 脈沖相關(guān)處理
8．8．3 動目標顯示MTI
8．8．4 自適應動目標顯示AMTI
8．8．5 多通道恒虛警檢測（CFAR）
8．8．6 統(tǒng)計數(shù)組中正數(shù)的個數(shù)
8．8．7 DOA估計
第9章系統(tǒng)設(shè)計實例
9．1 “魂芯一號”Demo板簡介
9．2 案例一：某陣列雷達實測數(shù)據(jù)處理
9．2．1 數(shù)據(jù)處理流程
9．2．2 “魂芯一號”Demo實驗平臺上處理過程實現(xiàn)
9．3 案例二：雷達系統(tǒng)演示平臺
9．3．1 系統(tǒng)整體架構(gòu)
9．3．2 終端軟件演示平臺
9．3．3 FPGA模擬產(chǎn)生目標回波信號
9．3．4 DSP雷達信號處理程序設(shè)計
9．3．5 系統(tǒng)聯(lián)調(diào)結(jié)果
附錄A “魂芯一號”指令集資源約束表
附錄B 32位浮點FFT匯編源程序
參考文獻
主要符號表
縮略語