計(jì)算機(jī)組成原理（第2版）

目 錄
第1章 計(jì)算機(jī)系統(tǒng)概述 1
1．1 計(jì)算機(jī)的功能與軟硬件 1
1．2 計(jì)算機(jī)的發(fā)展歷程 2
1．3 計(jì)算機(jī)的硬件組成 4
1．3．1 馮?諾依曼計(jì)算機(jī) 4
1．3．2 計(jì)算機(jī)的結(jié)構(gòu)與部件 5
1．3．3 計(jì)算機(jī)的部件互連 7
1．4 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu) 9
1．4．1 計(jì)算機(jī)的層次結(jié)構(gòu) 9
1．4．2 軟件與硬件的關(guān)系 11
1．4．3 計(jì)算機(jī)的結(jié)構(gòu)與組成 11
1．5 計(jì)算機(jī)系統(tǒng)的工作過(guò)程 12
1．5．1 計(jì)算機(jī)的工作方式 12
1．5．2 程序執(zhí)行過(guò)程 13
1．6 計(jì)算機(jī)系統(tǒng)的性能指標(biāo) 15
習(xí)題1 19
第2章 數(shù)據(jù)的表示與運(yùn)算 21
2．1 數(shù)據(jù)的編碼 21
2．1．1 數(shù)制及其轉(zhuǎn)換 21
2．1．2 機(jī)器數(shù)及其編碼 24
2．1．3 十進(jìn)制數(shù)編碼 28
2．1．4 字符編碼 29
2．1．5 數(shù)據(jù)校驗(yàn)碼 30
2．2 數(shù)據(jù)的表示 37
2．2．1 數(shù)據(jù)的表示方法 37
2．2．2 整數(shù)的表示 38
2．2．3 實(shí)數(shù)的表示 40
2．2．4 非數(shù)值數(shù)據(jù)的表示 44
2．2．5 數(shù)據(jù)表示舉例 46
2．3 定點(diǎn)數(shù)的運(yùn)算 48
2．3．1 常用的邏輯部件 48
2．3．2 加減運(yùn)算 53
2．3．3 移位運(yùn)算 57
2．3．4 乘法運(yùn)算 59
2．3．5 除法運(yùn)算 67
2．4 浮點(diǎn)數(shù)的運(yùn)算 74
2．4．1 浮點(diǎn)加減運(yùn)算 74
2．4．2 浮點(diǎn)乘除運(yùn)算 78
2．5 十進(jìn)制數(shù)的加減運(yùn)算 80
2．6 運(yùn)算器的組成 82
2．6．1 ALU的組成 82
2．6．2 運(yùn)算器的組織 83
習(xí)題2 86
第3章 存儲(chǔ)系統(tǒng) 89
3．1 存儲(chǔ)系統(tǒng)概述 89
3．1．1 存儲(chǔ)器的分類(lèi) 89
3．1．2 存儲(chǔ)器的主要技術(shù)指標(biāo) 90
3．1．3 層次結(jié)構(gòu)存儲(chǔ)系統(tǒng) 91
3．2 半導(dǎo)體存儲(chǔ)技術(shù) 93
3．2．1 靜態(tài)存儲(chǔ)器 93
3．2．2 動(dòng)態(tài)存儲(chǔ)器 97
3．2．3 半導(dǎo)體只讀存儲(chǔ)器 101
3．3 主存儲(chǔ)器 104
3．3．1 主存儲(chǔ)器的基本組成 104
3．3．2 主存儲(chǔ)器的邏輯設(shè)計(jì) 105
3．3．3 主存儲(chǔ)器與CPU的連接 108
3．3．4 提高訪存速度的技術(shù) 111
3．4 高速緩沖存儲(chǔ)器 115
3．4．1 Cache的基本原理 115
3．4．2 Cache的地址映射 119
3．4．3 Cache的替換算法 123
3．4．4 Cache的寫(xiě)策略 125
3．4．5 Pentium的Cache組織 126
3．5 虛擬存儲(chǔ)器 128
3．5．1 存儲(chǔ)管理的相關(guān)概念 128
3．5．2 虛擬存儲(chǔ)器的基本原理 130
3．5．3 虛擬存儲(chǔ)器的存儲(chǔ)管理 131
3．5．4 頁(yè)式虛擬存儲(chǔ)器的實(shí)現(xiàn) 133
習(xí)題3 137
第4章 指令系統(tǒng) 140
4．1 指令系統(tǒng)組成 140
4．1．1 指令功能 140
4．1．2 指令格式 143
4．2 操作數(shù)的存放方式 145
4．3 尋址方式 148
4．3．1 指令尋址方式 148
4．3．2 數(shù)據(jù)尋址方式 148
4．3．3 指令格式分析及其應(yīng)用 152
4．4 指令系統(tǒng)舉例 154
4．4．1 MIPS指令系統(tǒng) 155
4．4．2 Pentium指令系統(tǒng) 160
4．5 指令系統(tǒng)發(fā)展 163
習(xí)題4 165
第5章 中央處理器 168
5．1 CPU的組成與工作流程 168
5．1．1 CPU的功能 168
5．1．2 CPU的組成 169
5．1．3 CPU的工作流程 171
5．1．4 指令的執(zhí)行過(guò)程 172
5．2 數(shù)據(jù)通路的組織 175
5．2．1 數(shù)據(jù)通路的組成 175
5．2．2 數(shù)據(jù)通路的設(shè)計(jì)方法 182
5．2．3 單周期數(shù)據(jù)通路的設(shè)計(jì) 184
5．2．4 多周期數(shù)據(jù)通路的設(shè)計(jì) 190
5．3 控制器的組成 193
5．3．1 控制器的基本結(jié)構(gòu) 193
5．3．2 時(shí)序信號(hào)的形成 195
5．3．3 μO(píng)P控制信號(hào)的形成 199
5．4 硬布線控制器的設(shè)計(jì) 199
5．4．1 控制單元的設(shè)計(jì)步驟 200
5．4．2 單周期控制單元的設(shè)計(jì) 201
5．4．3 多周期控制單元的設(shè)計(jì) 202
5．5 微程序控制器的設(shè)計(jì) 205
5．5．1 微程序控制思想 205
5．5．2 微程序控制器的組成與工作原理 206
5．5．3 微指令格式 208
5．5．4 微程序控制單元的設(shè)計(jì) 211
5．6 異常及中斷的處理 214
5．6．1 異常及中斷的基本概念 214
5．6．2 異常及中斷的處理過(guò)程 215
5．6．3 支持異常處理的CPU設(shè)計(jì) 218
5．7 指令流水線技術(shù) 219
5．7．1 指令流水線概述 220
5．7．2 指令流水線的冒險(xiǎn)處理 223
5．7．3 指令流水線的設(shè)計(jì) 229
5．7．4 指令流水線的并行技術(shù) 234
習(xí)題5 236
第6章 總線 240
6．1 總線概述 240
6．1．1 總線的分類(lèi) 240
6．1．2 總線的特性 242
6．1．3 總線的性能指標(biāo) 242
6．1．4 總線的操作過(guò)程 243
6．2 總線仲裁 245
6．2．1 集中式仲裁 245
6．2．2 分布式仲裁 247
6．3 總線定時(shí)與傳輸 248
6．3．1 總線定時(shí)方式 248
6．3．2 總線傳輸模式 251
6．3．3 總線標(biāo)準(zhǔn) 252
6．4 總線結(jié)構(gòu)與互連 254
6．4．1 總線結(jié)構(gòu) 254
6．4．2 總線互連 257
習(xí)題6 258
第7章 輸入/輸出系統(tǒng) 260
7．1 I/O系統(tǒng)概述 260
7．1．1 I/O系統(tǒng)的組成 260
7．1．2 外設(shè)與主機(jī)的聯(lián)系 261
7．1．3 I/O的傳送控制方式 263
7．2 外部設(shè)備 265
7．2．1 輸入設(shè)備 265
7．2．2 輸出設(shè)備 267
7．2．3 存儲(chǔ)設(shè)備 271
7．3 I/O接口 280
7．3．1 I/O接口的功能 280
7．3．2 I/O接口的組成 280
7．3．3 對(duì)I/O接口的訪問(wèn) 282
7．4 程序直接控制I/O方式 282
7．4．1 程序查詢(xún)方式的I/O控制流程 282
7．4．2 程序查詢(xún)方式的I/O接口組織 284
7．4．3 直接傳送方式的I/O組織 285
7．5 程序中斷I/O方式 286
7．5．1 中斷的概念 286
7．5．2 中斷接口的組織 291
7．5．3 中斷系統(tǒng)的結(jié)構(gòu) 292
7．5．4 多重中斷與中斷屏蔽的組織 294
7．6 DMA方式 297
7．6．1 DMA的傳送方式 297
7．6．2 DMA接口的功能與結(jié)構(gòu) 299
7．6．3 DMA的傳送過(guò)程 300
7．6．4 DMA接口的組織 301
習(xí)題7 304
參考文獻(xiàn) 307