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數(shù)字集成電路功耗與測試綜合優(yōu)化

數(shù)字集成電路功耗與測試綜合優(yōu)化

定 價:¥46.00

作 者: 孫強 著
出版社: 清華大學出版社
叢編項:
標 簽: 暫缺

ISBN: 9787302455608 出版時間: 2016-12-01 包裝: 平裝
開本: 16開 頁數(shù): 208 字數(shù):  

內(nèi)容簡介

  在數(shù)字集成電路領域中,隨著VLSI集成度和時鐘頻率的不斷提高,使得低層次綜合效率越來越低,測試越來越困難,電路功耗問題也越來越突出。研究表明,高層次綜合與設計技術能最大限度地解決上述難題,優(yōu)化設計目標。本書運用高層次綜合與設計技術,對數(shù)字集成電路的功耗與測試綜合優(yōu)化等課題進行深入研究,介紹和提出了一些新的表示模型、設計方法和算法,推動了數(shù)字集成電路可測性、低功耗及其相互協(xié)調(diào)等問題的解決。

作者簡介

暫缺《數(shù)字集成電路功耗與測試綜合優(yōu)化》作者簡介

圖書目錄

第1章 緒論 1
1.1 研究背景及意義 2
1.2 研究現(xiàn)狀分析 5
1.2.1 高層次綜合研究現(xiàn)狀 5
1.2.2 高層次測試綜合研究現(xiàn)狀 5
1.2.3 高層次低功耗綜合研究現(xiàn)狀 8
1.3 本書的主要研究內(nèi)容 11
1.3.1 新型高層次測試綜合方法研究12
1.3.2 新型高層次低功耗綜合方法研究 13
1.3.3 基于多項式符號代數(shù)的高層次新方法研究 13
1.4 本書的結(jié)構安排 14
第2章 高層次綜合理論和方法 17
2.1 高層次綜合技術 18
2.1.1 高層次綜合的基本原理 18
2.1.2 開展高層次綜合的原因 21
2.1.3 高層次綜合的不同階段 21
2.1.4 調(diào)度算法 25
2.1.5 分配算法 29
2.1.6 高層次綜合實例 32
2.2 可測性設計理論和技術 34
數(shù)字集成電路功耗與測試綜合優(yōu)化
2.2.1 可測性設計技術 34
2.2.2 可測性分析技術 35
2.2.3 測試綜合技術 37
2.3 低功耗設計理論和技術 39
2.3.1 CMOS電路功耗的來源 39
2.3.2 低功耗設計方法 41
2.3.3 高層次綜合中的功率降低方法43
2.3.4 峰值功率最小化的原因 45
2.3.5 降低平均功率和能耗的原因 45
2.3.6 應用頻率和電壓縮放的原因 46
2.3.7 多供應電壓、動態(tài)時鐘和多周期 47
第3章 高層次綜合過程可測性問題的分析和研究 53
3.1 資源分配過程降低時序深度 54
3.1.1 可控制性和可觀察性的提高 54
3.1.2 時序深度降低 56
3.1.3 寄存器分配的具體實現(xiàn)過程 59
3.1.4 模塊分過程 67
3.1.5 互連分配 68
3.1.6 實例驗證 68
3.2 資源分配過程降低時序環(huán)路 70
3.2.1 無循環(huán)調(diào)度數(shù)據(jù)流圖中的時序環(huán)路對可測性的影響 71
3.2.2 有循環(huán)調(diào)度數(shù)據(jù)流圖中的時序環(huán)路對可測性的影響 74
3.2.3 寄存器分配 78
3.3 調(diào)度過程的可測性綜合 80
3.3.1 調(diào)度過程可控制性和可觀察性的提高 80
3.3.2 通過調(diào)度來降低時序深度和時序環(huán)路 81
3.3.3 基于靈活度通路的調(diào)度算法 83
V
目 錄
3.4 應用層次化控制數(shù)據(jù)流圖解決條件資源共享可測性問題 86
第4章 應用圖理論的高層次測試綜合方法 89
4.1 高層次綜合中與可測性相關的知識 91
4.1.1 數(shù)據(jù)通路電路圖 91
4.1.2 變量的生存周期和分類 91
4.1.3 可控制性和可觀測性 92
4.1.4 時序通路 92
4.1.5 時序環(huán)路 92
4.1.6 基于可測性高層次綜合的4個準則 93
4.2 基于加權相容圖的可測性寄存器分配算法 94
4.2.1 基于可測性的寄存器分配模型94
4.2.2 寄存器分配相容圖的團劃分算法 97
4.2.3 算法的時間復雜度分析 103
4.2.4 實驗結(jié)果 104
第5章 高層次功耗優(yōu)化理論和方法 109
5.1 高層次功耗優(yōu)化相關研究工作 111
5.1.1 數(shù)據(jù)通路調(diào)度過程中使用電壓降低實現(xiàn)能量或降低平均功耗 111
5.1.2 高層次綜合過程中開關活動性的降低 115
5.1.3 通過數(shù)據(jù)通路調(diào)度減少峰值功率 120
5.1.4 可變電壓處理器調(diào)度 121
5.1.5 基于低功耗或高性能可變電壓、頻率、延遲和多電壓系統(tǒng)的設計和綜合 123
5.2 一種能耗最小化方法 127
5.2.1 目標架構和數(shù)據(jù)通路規(guī)范 128
5.2.2 時間約束調(diào)度 129
5.2.3 資源約束調(diào)度 136
5.2.4 能耗最小化方法總結(jié) 141
數(shù)字集成電路功耗與測試綜合優(yōu)化
第6章 應用多目標遺傳算法的高層次多電壓功耗優(yōu)化方法 143
6.1 問題表示 144
6.1.1 問題定義 145
6.1.2 遺傳算法的染色體編碼 145
6.1.3 問題的數(shù)學模型表示 146
6.2 無效染色體的形成原因 147
6.3 違反時間和違反面積約束的無效染色體的解決 147
6.3.1 問題轉(zhuǎn)換 147
6.3.2 基于Pareto強度值的個體排序 149
6.4 違反數(shù)據(jù)依賴關系的無效染色體的解決 149
6.4.1 基于數(shù)據(jù)依賴的單點雜交算子151
6.4.2 無效染色體的重調(diào)度分配 153
6.5 基于Pareto強度值和數(shù)據(jù)依賴單點雜交的多目標遺傳算法 155
6.6 實驗結(jié)果 155
第7章 峰值功耗優(yōu)化改進的力引導調(diào)度方法 159
7.1 基本的力引導調(diào)度算法 161
7.2 改進的功耗優(yōu)化的力引導調(diào)度算法 162
7.2.1 單周期操作的峰值功耗優(yōu)化的力引導調(diào)度算法 163
7.2.2 多周期操作的峰值功耗優(yōu)化的力引導調(diào)度算法 168
7.3 實驗結(jié)果 170
第8章 基于多項式符號代數(shù)的高層次綜合方法 173
8.1 多項式符號表示和運算 178
8.1.1 一元多項式的定義 178
8.1.2 一元多項式的運算 178
8.1.3 多元多項式的符號表示 179
目 錄
8.1.4 多元多項式的運算 180
8.2 基于多項式符號代數(shù)的高層次測試綜合方法 180
8.3 基于多項式符號代數(shù)的高層次低功耗綜合方法 181
8.4 基于多項式符號代數(shù)的高層次綜合研究展望 182
8.4.1 研究內(nèi)容、目標及擬解決的關鍵問題 182
8.4.2 研究采用的方法、技術路線及可行性分析 184
8.4.3 相關研究的學術思想及創(chuàng)新之處 186
8.4.4 研究所涉及的學科交叉情況 187
8.4.5 相關研究的后續(xù)發(fā)展?jié)摿?187
8.5 本章小結(jié) 188
第9章 總結(jié)與展望 189
參考文獻 192

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