實(shí)例講解 基于Quartus II的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)快速入門

第1章 可編程邏輯器件與EDA技術(shù)概述
1．1 EDA技術(shù)概述
1．1．1 EDA技術(shù)的起源及發(fā)展
1．1．2 EDA技術(shù)的主要內(nèi)容
1．1．3 大規(guī)?？删幊踢壿嬈骷?br />1．1．4 硬件描述語言(HDL)
1．1．5 軟件開發(fā)工具
1．1．6 實(shí)驗(yàn)開發(fā)系統(tǒng)
1．1．7 EDA技術(shù)的發(fā)展趨勢(shì)
1．2 EDA設(shè)計(jì)流程
1．2．1 EDA設(shè)計(jì)過程
1．2．2 EDA設(shè)計(jì)具體實(shí)現(xiàn)方法
1．3 CPLD/FPGA基本原理
1．3．1 可編程邏輯器件的發(fā)展
1．3．2 可編程邏輯器件的分類
1．3．3 FPGA的基本結(jié)構(gòu)
1．3．4 CPLD的基本結(jié)構(gòu)
1．3．5 CPLD和FPGA的比較
1．3．6 CPLD基本原理
1．3．7 FPGA結(jié)構(gòu)原理
1．4 CPLD/FPGA器件的應(yīng)用選擇
思考與練習(xí)
第2章 VHDL語言基礎(chǔ)
2．1 VHDL語言簡(jiǎn)介
2．2 VHDL基本程序結(jié)構(gòu)
2．2．1 實(shí)體（Entity）
2．2．2 結(jié)構(gòu)體（Architecture）
2．2．3 庫（Library）和程序包（Package）
2．2．4 配置（Configuration）
2．3 VHDL語言描述方式
2．3．1 行為（Behavior）描述方式
2．3．2 數(shù)據(jù)流（Dataflow）描述方式
2．3．3 結(jié)構(gòu)（Stucture）描述方式
2．4 VHDL程序描述
2．4．1 實(shí)體聲明（Entity Declaration）
2．4．2 結(jié)構(gòu)體聲明與描述（Architecture Declaration and Description）
2．4．3 程序包（Package）
2．4．4 配置（Configuration）
2．4．5 庫（Library）
2．5 VHDL數(shù)據(jù)對(duì)象（Objects）
2．5．1 信號(hào)聲明與使用（Signal）
2．5．2 常量聲明與使用（Constants）
2．5．3 變量聲明與使用（Variables）
2．5．4 數(shù)據(jù)對(duì)象的比較
思考與練習(xí)
第3章 VHDL語法要素
3．1 VHDL基本數(shù)據(jù)類型
3．1．1 標(biāo)量數(shù)據(jù)類型
3．1．2 復(fù)合數(shù)據(jù)類型
3．1．3 數(shù)據(jù)類型轉(zhuǎn)換
3．2 VHDL文字規(guī)則
3．2．1 數(shù)值表達(dá)
3．2．2 標(biāo)識(shí)符
3．3 VHDL操作符
3．3．1 操作符的類型
3．3．2 操作符的優(yōu)先級(jí)
思考與練習(xí)
第4章 VHDL語句
4．1 VHDL并行語句（Concurrent Statements）
4．1．1 并行信號(hào)賦值語句
4．1．2 進(jìn)程語句
4．1．3 塊語句（Block Statement）
4．1．4 元件例化語句（Component Instantiation）
4．1．5 過程調(diào)用語句（Procedure Call）
4．1．6 生成語句（Generate Statement）
4．2 VHDL順序語句（Sequential Statements）
4．2．1 信號(hào)賦值和變量賦值語句（Signal and Variable Assignments）
4．2．2 IF語句（IF Statement）
4．2．3 CASE語句（CASE Statement）
4．2．4 NULL語句
4．2．5 LOOP語句
4．2．6 NEXT語句
4．2．7 EXIT語句
4．2．8 WAIT語句
4．2．9 RETURN語句
4．3 其他語句結(jié)構(gòu)
4．3．1 子程序（Subprogram）
4．3．2 函數(shù)（Function）
4．3．3 過程（Procedure）
4．3．4 子程序重載（Subprogram Overload）
4．3．5 預(yù)定義屬性（Predefined Attributes）
思考與練習(xí)
第5章 基本邏輯電路設(shè)計(jì)實(shí)例
5．1 多路選擇器設(shè)計(jì)
5．1．1 4選1多路選擇器
5．1．2 數(shù)據(jù)分配器
5．2 譯碼/編碼器設(shè)計(jì)
5．2．1 3-8譯碼器
5．2．2 7段數(shù)碼管譯碼器
5．2．3 優(yōu)先編碼器
5．2．4 二-十進(jìn)制碼制轉(zhuǎn)換
5．3 計(jì)數(shù)器設(shè)計(jì)
5．3．1 基本計(jì)數(shù)器
5．3．2 可逆計(jì)數(shù)器
5．3．3 可預(yù)置計(jì)數(shù)器
5．4 微分電路設(shè)計(jì)
5．4．1 延遲電路
5．4．2 微分電路
5．4．3 同步計(jì)數(shù)器
5．5 分頻電路設(shè)計(jì)
5．5．1 整數(shù)分頻電路
5．5．2 2．5分頻電路
5．6 鍵盤去抖動(dòng)電路設(shè)計(jì)
5．7 計(jì)數(shù)與顯示電路設(shè)計(jì)
思考與練習(xí)
第6章 狀態(tài)機(jī)設(shè)計(jì)
6．1 狀態(tài)機(jī)的設(shè)計(jì)與實(shí)現(xiàn)
6．1．1 狀態(tài)機(jī)的優(yōu)點(diǎn)
6．1．2 VHDL語言中的狀態(tài)機(jī)設(shè)計(jì)種類
6．1．3 狀態(tài)機(jī)的結(jié)構(gòu)
6．2 狀態(tài)機(jī)設(shè)計(jì)舉例
6．2．1 交通燈控制器的邏輯實(shí)現(xiàn)
6．2．2 單進(jìn)程Moore狀態(tài)機(jī)
6．2．3 Mealy型有限狀態(tài)機(jī)
6．3 狀態(tài)機(jī)綜合設(shè)計(jì)實(shí)例
思考與練習(xí)
第7章 Quartus Ⅱ軟件操作指南
7．1 Quartus Ⅱ 9．0簡(jiǎn)介
7．2 Quartus Ⅱ設(shè)計(jì)流程
7．2．1 建立新工程
7．2．2 設(shè)計(jì)輸入
7．2．3 分析與綜合
7．2．4 適配（Fitter）
7．2．5 全程編譯（Start Simulation）
7．2．6 時(shí)序仿真
7．2．7 電路觀察器（RTL Viewer）
7．2．8 打開原有工程
7．3 引腳分配與下載
7．3．1 引腳分配
7．3．2 編程與配置
7．4 Project Navigator（工程導(dǎo)航）與工程管理
7．4．1 【Hierarchy】標(biāo)簽頁
7．4．2 【Files】標(biāo)簽頁
7．4．3 工程文件管理
思考與練習(xí)
第8章 Quartus Ⅱ應(yīng)用技巧
8．1 文本編輯器
8．1．1 【Files】菜單
8．1．2 文本編輯器編輯工具
8．2 原理圖編輯器(Block Diagram/Schematic File)
8．2．1 原理圖編輯工具欄
8．2．2 添加原理圖符號(hào)
8．2．3 導(dǎo)線繪制與命名
8．2．4 視圖切換
8．3 波形編輯器
8．3．1 波形編輯器界面
8．3．2 波形編輯工具欄
8．3．3 仿真設(shè)置
8．4 用原理圖輸入法進(jìn)行設(shè)計(jì)
8．5 資源分配編輯器(Assignments Editor)
8．5．1 用戶界面和主要功能
8．5．2 引腳規(guī)劃器
8．6 工程設(shè)置
思考與練習(xí)
第9章 Quartus Ⅱ 綜合應(yīng)用示例
9．1 LPM定制與應(yīng)用
9．2 簡(jiǎn)易正弦信號(hào)發(fā)生器設(shè)計(jì)
9．2．1 正弦信號(hào)發(fā)生器的構(gòu)成
9．2．2 定制波形信息初始化文件
9．2．3 定制LPM_ROM
9．2．4 原理圖方式設(shè)計(jì)頂層實(shí)體
9．2．5 用例化語句完成頂層實(shí)體設(shè)計(jì)
9．3 SignalTap Ⅱ嵌入式邏輯分析儀的應(yīng)用
9．3．1 SignalTap Ⅱ文件的建立
9．3．2 邏輯分析儀的使用操作
思考與練習(xí)
第10章 綜合設(shè)計(jì)項(xiàng)目
10．1 數(shù)字鐘設(shè)計(jì)
10．1．1 計(jì)時(shí)模塊
10．1．2 顯示控制
10．2 密碼鎖設(shè)計(jì)
10．3 電子樂曲播放器設(shè)計(jì)
10．3．1 音階分頻系數(shù)
10．3．2 音階頻率的產(chǎn)生
10．3．3 音長(zhǎng)與樂譜的確定
10．3．4 樂譜播放控制
10．3．5 頂層設(shè)計(jì)
10．3．6 實(shí)現(xiàn)樂曲演奏的另一種方法
10．4 簡(jiǎn)易電子琴設(shè)計(jì)
10．5 簡(jiǎn)易信號(hào)發(fā)生器
10．6 投球游戲設(shè)計(jì)
10．6．1 游戲設(shè)計(jì)實(shí)現(xiàn)
10．6．2 自定義程序包
10．6．3 游戲控制器設(shè)計(jì)
10．6．4 游戲頂層設(shè)計(jì)
10．7 DS18B20溫度采集控制器
思考與練習(xí)
第11章 EDA/SOC實(shí)驗(yàn)系統(tǒng)使用說明
11．1 教學(xué)實(shí)驗(yàn)系統(tǒng)原理與使用介紹
11．1．1 B類插座實(shí)驗(yàn)?zāi)K可接插的10針雙插座
11．1．2 主系統(tǒng)其他接口說明
11．2 主控板模塊介紹
11．3 實(shí)驗(yàn)系統(tǒng)各模塊簡(jiǎn)介
11．3．1 4×4 16鍵鍵盤
11．3．2 4×4+8個(gè)單脈沖綜合鍵盤模塊
11．3．3 1個(gè)7段數(shù)碼顯示模塊和4個(gè)動(dòng)態(tài)掃描顯示模塊
11．3．4 7位數(shù)碼管串行靜態(tài)顯示模塊
11．3．5 32位輸出顯示HEX模塊
11．3．6 32位輸入顯示HEX模塊
11．3．7 24位綜合鍵盤模塊
11．3．8 交通燈顯示模塊
11．3．9 動(dòng)態(tài)掃描數(shù)碼顯示模塊
11．3．10 點(diǎn)陣式128×64液晶顯示模塊
11．3．11 字符式20×4液晶顯示模塊
11．3．12 800×480數(shù)字TFT彩屏液晶顯示模塊
11．3．13 雙通道DAC和ADC標(biāo)準(zhǔn)模塊
11．3．14 高速A/D和雙通道D/A模塊
11．3．15 高速12位SPI串行雙ADC模塊
11．3．16 8位+16位高分辨率ADC模塊
11．3．17 SPI串行接口高速ADC+DAC模塊
11．3．18 SD+PS2+RS232+VGA顯示接口模塊
11．3．19 電動(dòng)機(jī)接口模塊
11．3．20 語音+數(shù)碼動(dòng)態(tài)掃描模塊
附錄
附錄A VHDL語句格式速查
附錄B Verilog HDL語句格式速查
參考文獻(xiàn)