輕松學(xué)會(huì)FPGA設(shè)計(jì)與開發(fā)

第一章Verilog HDL設(shè)計(jì)入門1
第一節(jié)Verilog HDL語言概述1
第二節(jié)數(shù)字電路設(shè)計(jì)方法簡介3
一、布爾方程設(shè)計(jì)3
二、原理圖的設(shè)計(jì)3
三、硬件描述語言3
第三節(jié)Verilog HDL與VHDL對比4
第四節(jié)Verilog HDL與C語言對比5

第二章Verilog HDL基本語法9
第一節(jié)Verilog HDL注釋及格式9
一、注釋說明9
二、書寫格式9
第二節(jié)Verilog HDL標(biāo)識(shí)符9
第三節(jié)關(guān)鍵字10
第四節(jié)常量11
一、數(shù)字常量11
二、字符串13
三、其他13
第五節(jié)數(shù)據(jù)類型13
一、線網(wǎng)類型14
二、寄存器類型15
三、參數(shù)型(parameter)16
第六節(jié)運(yùn)算符16
一、算術(shù)運(yùn)算符17
二、等式運(yùn)算符18
三、關(guān)系運(yùn)算符19
四、邏輯運(yùn)算符19
五、移位運(yùn)算符20
六、位運(yùn)算符20
七、位拼接運(yùn)算符22
八、縮減運(yùn)算符22
九、條件運(yùn)算符23
十、賦值運(yùn)算符23
第七節(jié)運(yùn)算符的優(yōu)先級(jí)23

第三章Verilog HDL基本語句25
第一節(jié)連續(xù)賦值語句26
一、缺省連續(xù)賦值26
二、缺省線網(wǎng)聲明26
第二節(jié)單元塊語句27
一、順序塊beginend27
二、forkjoin語句28
第三節(jié)條件語句30
一、ifelse語句30
二、case語句32
三、條件語句使用要點(diǎn)35
第四節(jié)循環(huán)語句37
一、forever語句37
二、repeat語句37
三、while語句38
四、for語句38
五、循環(huán)語句對比舉例39
第五節(jié)過程語句40
一、always語句40
二、initial語句42

第四章Verilog HDL的模塊化設(shè)計(jì)和描述方式44
第一節(jié)Verilog HDL的模塊結(jié)構(gòu)44
一、模塊聲明44
二、Verilog HDL的模塊例化45
三、模塊的使用要點(diǎn)46
第二節(jié)Verilog HDL的描述方式概述47
第三節(jié)結(jié)構(gòu)描述47
一、門級(jí)結(jié)構(gòu)描述48
二、單元模塊例化的結(jié)構(gòu)描述52
三、UDP的結(jié)構(gòu)描述53
第四節(jié)數(shù)據(jù)流描述56
第五節(jié)行為描述57
第六節(jié)混合建模58

第五章函數(shù)、任務(wù)和編譯命令59 第一節(jié)函數(shù)和任務(wù)59
一、函數(shù)59
二、任務(wù)60
第二節(jié)任務(wù)和函數(shù)間的區(qū)別62
第三節(jié)系統(tǒng)函數(shù)和系統(tǒng)任務(wù)62
一、$display任務(wù)63
二、$write任務(wù)64
三、$monitor任務(wù)64
四、$strobe任務(wù)64
五、$stop任務(wù)65
六、$finish任務(wù)65
七、$readmemb與$readmemh任務(wù)65
八、$random函數(shù)66
九、$time函數(shù)66
十、$realtime函數(shù)67
十一、其他任務(wù)67
十二、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)的使用要點(diǎn)68
第四節(jié)編譯命令68
一、'define68
二、'undef70
三、'ifdef、'else和'endif70
四、'include70
五、'timescale72
第六章數(shù)字電路基礎(chǔ)74
第一節(jié)組合邏輯74
一、組合邏輯電路概述74
二、幾種基本組合邏輯電路設(shè)計(jì)75
三、幾種常用組合電路設(shè)計(jì)80
四、組合邏輯電路設(shè)計(jì)要點(diǎn)95
第二節(jié)組合邏輯電路中的競爭冒險(xiǎn)98
一、競爭冒險(xiǎn)98
二、競爭冒險(xiǎn)的產(chǎn)生98
三、競爭冒險(xiǎn)的避免98
第三節(jié)時(shí)序邏輯99
一、時(shí)序邏輯電路概述99
二、幾種基本時(shí)序電路設(shè)計(jì)99
第四節(jié)時(shí)序邏輯電路中的建立時(shí)間和保持時(shí)間116

第七章狀態(tài)機(jī)118 第一節(jié)狀態(tài)機(jī)概述與分類118
一、狀態(tài)機(jī)概述118
二、狀態(tài)機(jī)分類118
第二節(jié)狀態(tài)機(jī)設(shè)計(jì)要點(diǎn)122
一、有限狀態(tài)機(jī)的設(shè)計(jì)流程122
二、有限狀態(tài)機(jī)的設(shè)計(jì)要點(diǎn)122
三、狀態(tài)機(jī)的描述方法124

第八章仿真132
第一節(jié)仿真概述132
第二節(jié)Testbench133
第三節(jié)仿真中的延時(shí)描述133
一、延時(shí)的表示方法133
二、路徑延遲聲明specify134
第四節(jié)Testbench設(shè)計(jì)與使用要點(diǎn)134
一、Testbench設(shè)計(jì)134
二、Testbench使用要點(diǎn)137
第五節(jié)仿真實(shí)例138
一、 組合邏輯電路仿真實(shí)例138
二、 時(shí)序電路仿真實(shí)例141

第九章EDA的設(shè)計(jì)流程及設(shè)計(jì)工具145
第一節(jié)EDA的設(shè)計(jì)實(shí)現(xiàn)流程145
一、設(shè)計(jì)輸入145
二、綜合146
三、功能仿真146
四、布局布線146
五、時(shí)序仿真146
六、編程下載146
七、在線調(diào)試146
八、板級(jí)測試146
第二節(jié)EDA常用設(shè)計(jì)工具匯總147
一、常用工具匯總一覽表147
二、HDL前端輸入與系統(tǒng)管理軟件147
三、HDL邏輯綜合軟件148
四、仿真軟件148
第三節(jié)推薦工具——文本編輯器gVim148
一、gVim概述148
二、下載和安裝149
三、gVim 7.3的界面和功能介紹150
四、gVim常用快捷鍵和功能152
第四節(jié)推薦工具——ModelSim仿真工具154
一、ModelSim概述154
二、安裝154
三、界面介紹——菜單欄155
四、界面介紹——工具欄160
五、界面介紹——工作區(qū)160
六、界面介紹——控制臺(tái)160
七、仿真流程161

第十章Verilog HDL設(shè)計(jì)經(jīng)驗(yàn)166
第一節(jié)數(shù)據(jù)類型定義規(guī)則166
一、模塊內(nèi)部定義的變量數(shù)據(jù)類型定義規(guī)則166
二、模塊端口數(shù)據(jù)類型定義規(guī)則166
第二節(jié)可綜合的基礎(chǔ)語法169
一、可綜合的Verilog HDL結(jié)構(gòu)169
二、可綜合設(shè)計(jì)的要點(diǎn)170
第三節(jié)ifelse與case語句的使用分析170
第四節(jié)阻塞賦值與非阻塞賦值分析174
一、“=”阻塞賦值174
二、“
第十一章Verilog設(shè)計(jì)實(shí)例198 第一節(jié)語法練習(xí)實(shí)例198
一、簡單組合邏輯電路設(shè)計(jì)198
二、簡單時(shí)序電路設(shè)計(jì)199
三、用always塊設(shè)計(jì)組合邏輯電路199
四、簡單狀態(tài)機(jī)設(shè)計(jì)200
第二節(jié)Verilog HDL入門設(shè)計(jì)實(shí)例201
一、點(diǎn)亮LED燈設(shè)計(jì)201
二、閃爍LED燈設(shè)計(jì)202
三、流水燈設(shè)計(jì)202
四、按鍵控制不同燈的亮滅設(shè)計(jì)203
五、有源蜂鳴器電路設(shè)計(jì)205
六、數(shù)碼管動(dòng)態(tài)掃描顯示設(shè)計(jì)206
七、步進(jìn)電機(jī)控制電路設(shè)計(jì)209
八、數(shù)字秒表設(shè)計(jì)211
九、搶答器設(shè)計(jì)216
第三節(jié)Verilog HDL進(jìn)階設(shè)計(jì)實(shí)例225
一、串口通信225
二、紅外遙控進(jìn)階實(shí)驗(yàn)設(shè)計(jì)237
三、利用DS1302芯片進(jìn)行電子表設(shè)計(jì)247
四、利用18B20芯片進(jìn)行簡易溫度計(jì)設(shè)計(jì)265
參考文獻(xiàn)286