Verilog HDL設計與實戰(zhàn)

定　價：￥68.00

作　者：	劉福奇著
出版社：	北京航空航天大學出版社
叢編項：
標　簽：	行業(yè)軟件及應用

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ISBN：	9787512409194	出版時間：	2012-09-01	包裝：	平裝
開本：	16開	頁數(shù)：	533	字數(shù)：

內(nèi)容簡介

　　《Verilog HDL設計與實戰(zhàn)》分為四個部分：ModelSim仿真工具與Quartus Ⅱ開發(fā)工具的基本操作、Verilog HDL的語法介紹、FPGA實例設計和基于Qsys的Nios Ⅱ實例設計。首先介紹Quartus II的基本操作，包括工程的新建、代碼的編輯、原理圖的設計、Verilog HDL的代碼設計、基于Quartus Ⅱ和ModeISim的波形仿真及FPGA配置文件的下載等與FPGA設計有關的基本操作。之后配合Verilog HDL程序實例以Verilog HDL知識點的方式逐個介紹它的基本語法。然后，以實例為切入點，從簡單到復雜，介紹組合電路的建模、時序電路的建模和綜合實例的設計。最后，在Nios II的講解中，介紹基于Qsys的最小Nios II系統(tǒng)的搭建，基于Qsys的Nios Ⅱ自帶的lP模塊的使用，包括PIO模塊、UART模塊、定時器模塊和SPI模塊的應用，以及基于Qsys的自定義外設與自定義指令的應用實例?！禫erilog HDL設計與實戰(zhàn)》力求提供一種快速入門的方法，適用于電子相關專業(yè)的大學生，以及FPGA的初學者和對FPGA有興趣的電子工程師。

作者簡介

暫缺《Verilog HDL設計與實戰(zhàn)》作者簡介

圖書目錄

第一部分 ModeISim與Quartus Ⅱ的基本操作
第1章 ModeISim仿真工具與Quartus Ⅱ開發(fā)工具的基本操作
1.1 ModelSim仿真操作
1.1.1 新建ModelSim工程及源代碼
1.1.2 ModelSim工程及代碼編譯
1.1.3 ModeISim工程的仿真運行
1.2 Quartus Ⅱ開發(fā)工具的基本操作
1.2.1 Quartus Ⅱ工程的新建
1.2.2 Quartus Ⅱ源代碼設計
1.2.3 Quartus Ⅱ工程的編譯與綜合
1.2.4 Quartus Ⅱ工程的功能仿真
1.2.5 Quartus Ⅱ工程的時序仿真
1.2.6 Quartus Ⅱ工程的FPGA引腳分配
1.2.7 Quartus Ⅱ工程的三種下載配置方式
1.3 Quartus Ⅱ與ModelSim聯(lián)合開發(fā)的基本操作
1.3.1 Quartus Ⅱ代碼設計與工程編譯
1.3.2 Quartus Ⅱ調(diào)用ModelSim仿真
1.4 Quartus Ⅱ自帶邏輯分析儀的基本操作
1.4.1 新建SignalTap Ⅱ Logic Analyzer邏輯分析儀文件
1.4.2 SignaITap工具的基本操作
1.5 本章知識點總結
第二部分 Verilog HDL的語法介紹
第2章 Ver.log HDL的簡要介紹
2.1 什么是Verilog HDL
2.2 Verilog HDL的發(fā)展歷史
2.3 Verilog HDL的主要功能
2.4 Verilog HDL與VHDL的異同比較
2.4.1 Verilog HDL與VHDL的相同點
2.4.2 Verilog HDL與VHDL的不同點
2.4.3 如何對待Verilog HDL與VHDL
2.5 Verilog HDL代碼的詞法標記
2.5.1 Verilog HDL的標識符
2.5.2 Verilog HDL的空白符
2.5.3 Verilog HDL的注釋
2.5.4 Verilog HDL的值集
2.5.5 Verilog HDL的數(shù)
2.5.6 Verilog HDL的字符串
2.5.7 Verilog HDL的文本宏
2.5.8 Verilog HDL的系統(tǒng)函數(shù)
2.5.9 Verilog HDL的關鍵字
2.6 Verilog HDL代碼的基本結構
2.7 本章知識點總結
第3章 Verilog HDL的數(shù)據(jù)對象
3.1 線網(wǎng)型數(shù)據(jù)對象
3.1.1 線網(wǎng)型數(shù)據(jù)對象的種類
3.1.2 線網(wǎng)型數(shù)據(jù)對象的定義
3.1.3 線網(wǎng)型數(shù)據(jù)對象的多驅動源操作
3.1.4 線網(wǎng)型數(shù)據(jù)對象的使用
3.1.5 線網(wǎng)型數(shù)據(jù)對象的向量與標量
3.2 寄存器型數(shù)據(jù)對象
3.2.1 寄存器型數(shù)據(jù)對象的定義
3.2.2 寄存器型數(shù)據(jù)對象的使用
3.2.3 寄存器型數(shù)據(jù)對象的向量與標量
3.3 存儲器型數(shù)據(jù)對象
3.3.1 存儲器型數(shù)據(jù)對象的定義
3.3.2 存儲器型數(shù)據(jù)對象的使用
3.4 整型數(shù)據(jù)對象
3.5 時間型數(shù)據(jù)對象
3.6 實型數(shù)據(jù)對象
3.7 參數(shù)型數(shù)據(jù)對象
3.8 字符串型數(shù)據(jù)對象
3.9 本章知識點總結
4.1 Verilog HDL操作數(shù)
4.2 Verilog HDL操作符的意義與使用
4.2.1 賦值操作符
4.2.2 算術操作符
4.2.3 邏輯操作符
……
第三部分 FPGA實例設計
第四部分基于Qsys的Nios Ⅱ實例設計
參考文獻