數(shù)字系統(tǒng)設(shè)計(jì)與VHDL

定　價(jià)：￥42.00

作　者：	王金明，周順編著
出版社：	電子工業(yè)出版社
叢編項(xiàng)：	EDA工具應(yīng)用叢書
標(biāo)　簽：	基本電子電路

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ISBN：	9787121107870	出版時(shí)間：	2010-05-01	包裝：	平裝
開本：	16開	頁數(shù)：	376	字?jǐn)?shù)：

內(nèi)容簡介

　　本書根據(jù)EDA課程教學(xué)要求，以提高數(shù)字設(shè)計(jì)能力為目的，系統(tǒng)闡述了數(shù)字系統(tǒng)開發(fā)的相關(guān)知識(shí)，主要內(nèi)容包括EDA技術(shù)、FPGA/CPLD器件、VHDL硬件描述語言、數(shù)字系統(tǒng)的設(shè)計(jì)優(yōu)化及應(yīng)用等。全書以Quartus Ⅱ、Synplify Pro軟件為平臺(tái)，以VHDL 87和VHDL 93語言標(biāo)準(zhǔn)為依據(jù)，以可綜合的設(shè)計(jì)為重點(diǎn)，基于Altera的DE2-70平臺(tái)，通過大量經(jīng)過驗(yàn)證的數(shù)字設(shè)計(jì)實(shí)例，系統(tǒng)闡述了數(shù)字系統(tǒng)設(shè)計(jì)的方法與技術(shù)，由淺入深地介紹了VHDL工程開發(fā)的知識(shí)與技能。本書的特點(diǎn)是：著眼于實(shí)用，緊密聯(lián)系教學(xué)實(shí)際，實(shí)例豐富。全書深入淺出，概念清晰，語言流暢。可作為電子、通信、微電子、信息、電路與系統(tǒng)、通信與信息系統(tǒng)以及測(cè)控技術(shù)與儀器等專業(yè)本科生和研究生的教學(xué)用書，也可供從事電路設(shè)計(jì)和系統(tǒng)開發(fā)的工程技術(shù)人員閱讀參考。本書配有教學(xué)課件，可從華信教育資源網(wǎng)（www.hxedu.com.cn）免費(fèi)下載

作者簡介

暫缺《數(shù)字系統(tǒng)設(shè)計(jì)與VHDL》作者簡介

圖書目錄

第1章　EDA技術(shù)概述
1.1　EDA技術(shù)及其發(fā)展
1.2　Top-down設(shè)計(jì)與IP核復(fù)用
1.2.1　Top-down設(shè)計(jì)
1.2.2　Bottom.up設(shè)計(jì)
1.2.3　IP復(fù)用技術(shù)與SoC
1.3　數(shù)字設(shè)計(jì)的流程
1.3.1　設(shè)計(jì)輸入
1.3.2　綜合
1.3.3　布局布線
1.3.4　仿真
1.3.5　編程配置
1.4　常用的EDA軟件工具
1.5　EDA技術(shù)的發(fā)展趨勢(shì)
習(xí)題1
第2章　FPGNCPLD器件
2.1　PLD器件概述
2.1.1　PLD器件的發(fā)展歷程
2.1.2　PLD器件的分類
2.2　PLD的基本原理與結(jié)構(gòu)
2.2.1　PLD器件的基本結(jié)構(gòu)
2.2.2　PLD電路的表示方法
2.3　低密度PLD的原理與結(jié)構(gòu)
2.4　CPLD的原理與結(jié)構(gòu)
2.4.1　宏單元結(jié)構(gòu)
2.4.2　典型CPLD的結(jié)構(gòu)
2.5　FPGA的原理與結(jié)構(gòu)
2.5.1　查找表結(jié)構(gòu)
2.5.2　典型FPGA的結(jié)構(gòu)
2.6　FPGAJCPLD的編程元件
2.7　邊界掃描測(cè)試技術(shù)
2.8　FPGA／CPLD的編程與配置
2.8.1　在系統(tǒng)可編程
2.8.2　CPLD器件的編程
2.8.3　FPGA器件的配置
2.9　FPGA／CPLD器件概述
2.10　FPGA／CPID的發(fā)展趨勢(shì)
習(xí)題2
第3章　QoartusII集成開發(fā)工具
3.1　QuartusII原理圖設(shè)計(jì)
3.1.1　半加器原理圖設(shè)計(jì)輸入
3.1.2　編譯與仿真
3.1.3　1位全加器編譯與仿真
3.2　QuartusII的優(yōu)化設(shè)置
3.2.1　分析與綜合設(shè)置
3.2.2　優(yōu)化布局布線
3.2.3　設(shè)計(jì)可靠性檢查
3.3　QuartusII的時(shí)序分析
3.3.1　時(shí)序設(shè)置與分析
3.3.2　時(shí)序逼近
3.4　基于宏功能模塊的設(shè)計(jì)
3.4.1　乘法器模塊
3.4.2　除法器模塊
3.4.3　計(jì)數(shù)器模塊
3.4.4　常數(shù)模塊
3.4.5　鎖相環(huán)模塊
3.4.6　存儲(chǔ)器模塊
3.4.7　其他模塊
習(xí)題3
第4章　VHDL設(shè)計(jì)初步
4.1　VHDL簡介
4.2　VHDL組合電路設(shè)計(jì)
4.2.1　用VHDL設(shè)計(jì)基本組合電路
4.2.2　用VHDL設(shè)計(jì)加法器
4.3　VHDL時(shí)序電路設(shè)計(jì)
4.3.1　用VHDL設(shè)計(jì)D觸發(fā)器
4.3.2　用VHDL設(shè)計(jì)計(jì)數(shù)器
4.4　Synplify Pro綜合器
4.5　Synplify綜合器
習(xí)題4
第5章　VHDL結(jié)構(gòu)與要素
5.1　實(shí)體
5.1.1　類屬參數(shù)說明
5.1.2　端口說明
5.2　結(jié)構(gòu)體
5.3　VHDL庫和程序包
5.3.1　庫
5.3.2　程序包
5.4　配置
5.5　子程序
5.5.1　過程(PROCEDURE)
5.5.2　函數(shù)(FUNCTION)
5.6　VHDL文字規(guī)則
5.6.1　標(biāo)識(shí)符
5.6.2　數(shù)字
5.6.3　字符串
5.1　數(shù)據(jù)對(duì)象
5.7.1　常量
5.7.2　變量
5.7.3　信號(hào)
5.7.4　文件
5.8　VHDL數(shù)據(jù)類型
5.8.1　預(yù)定義數(shù)據(jù)類型
5.8.2　用戶自定義數(shù)據(jù)類型
5.8.3　數(shù)據(jù)類型的轉(zhuǎn)換
5.9　VHDL運(yùn)算符
5.9.1　邏輯運(yùn)算符
5.9.2　關(guān)系運(yùn)算符
5.9.3　算術(shù)運(yùn)算符
5.9.4　并置運(yùn)算符
5.9.5　運(yùn)算符重載
習(xí)題5
第6章　VHDL基本語句
6.1　順序語句
6.1.1　賦值語句
6.1.2　IF語句
6.1.3　CASE語句
6.1.4　LOOP語句
6.1.5　NEXL與EXHL語句
6.1.6　WAIT語句
6.1.7　子程序調(diào)用語句
6.1.8　斷言語句
6.1.9　REPORT語句
6.1.1　0NULL語句
6.2　并行語句
6.2.1　并行信號(hào)賦值語句
6.2.2　進(jìn)程語句
6.2.3　塊語句
6.2.4　元件例化語句
6.2.5　生成語句
6.2.6　并行過程調(diào)用語句
6.3　屬性說明與定義語句
6.3.1　數(shù)據(jù)類型屬性
6.3.2　數(shù)組屬性
6.3.3　信號(hào)屬性
習(xí)題6
第7章　VHDL設(shè)計(jì)進(jìn)階
7.1　行為描述
7.2　數(shù)據(jù)流描述
7.3　結(jié)構(gòu)描述
7.3.1　用結(jié)構(gòu)描述設(shè)計(jì)1位全加器
7.3.2　用結(jié)構(gòu)描述設(shè)計(jì)4位加法器
7.3.3　用結(jié)構(gòu)描述設(shè)計(jì)8位加法器
7.4　三態(tài)邏輯設(shè)計(jì)
7.5　RAM存儲(chǔ)器設(shè)計(jì)
7.6　分頻器設(shè)計(jì)
7.6.1　占空比為50％的奇數(shù)分頻
7.6.2　半整數(shù)分頻
7.6.3　數(shù)控分頻器
7.7　數(shù)字跑表
7.8　音樂演奏電路
7.8.1　音樂演奏實(shí)現(xiàn)的方法
7.8.2　實(shí)現(xiàn)與下載
習(xí)題7
第8章　有限狀態(tài)機(jī)設(shè)計(jì)
8.1　有限狀態(tài)機(jī)
8.1.1　有限狀態(tài)機(jī)的描述
8.1.2　枚舉數(shù)據(jù)類型
8.2　有限狀態(tài)機(jī)的描述方式
8.2.1　三進(jìn)程表述方式
8.2.2　雙進(jìn)程表述方式
8.2.3　單進(jìn)程表述方式
8.3　狀態(tài)編碼
……
第9章　VHDL數(shù)字設(shè)計(jì)與優(yōu)化
第10章　VHDL數(shù)字電路的仿真
第11章　DSP Builder設(shè)計(jì)初步
第12章　VHDL通信與接口設(shè)計(jì)實(shí)例
附錄A　VHDL關(guān)鍵字
附錄B　VHDL程序包
附錄C　DE2-系統(tǒng)介紹
附錄D　DE2系統(tǒng)介紹
附錄E　有關(guān)術(shù)語與縮略語
參考文獻(xiàn)