Xilinx可編程邏輯器件設(shè)計(jì)技術(shù)詳解

第1章 可編程邏輯器件設(shè)計(jì)流程導(dǎo)論1
1.1 設(shè)計(jì)流程概述1
1.2 設(shè)計(jì)輸入和綜合3
1.2.1 層次化設(shè)計(jì)4
1.2.2 原理圖輸入4
1.2.3 HDL輸入和綜合5
1.3 設(shè)計(jì)實(shí)現(xiàn)6
1.4 設(shè)計(jì)驗(yàn)證8
1.4.1 仿真9
1.4.2 靜態(tài)時(shí)序分析12
1.4.3 電路驗(yàn)證13
1.5 FPGA設(shè)計(jì)技巧概論13
第2章 可編程邏輯器件設(shè)計(jì)方法16
2.1 可編程邏輯器件基礎(chǔ)16
2.1.1 可編程邏輯器件概述16
2.1.2 可編程邏輯器件的發(fā)展歷史17
2.2 PLD芯片制造工藝18
2.3 PLD芯片結(jié)構(gòu)19
2.3.1 CPLD原理及結(jié)構(gòu)19
2.3.2 FPGA原理及結(jié)構(gòu)20
2.3.3 CPLD和FPGA比較24
2.3.4 PLD選擇原則25
2.4 Xilinx公司芯片簡介26
2.4.1 XilinxCPLD芯片介紹26
2.4.2 XilinxFPGA芯片介紹29
2.4.3 XilinxPROM芯片介紹38
第3章 VHDL高級設(shè)計(jì)技術(shù)40
3.1 層次化設(shè)計(jì)40
3.1.1 層次化設(shè)計(jì)的優(yōu)缺點(diǎn)40
3.1.2 在分層設(shè)計(jì)中使用綜合工具41
3.2 數(shù)據(jù)類型選擇42
3.2.1 使用Std_logic（IEEE1164）42
3.2.2 聲明端口42
3.2.3 端口聲明中的數(shù)組43
3.3 混合語言設(shè)計(jì)44
3.4 if和case語句比較45
3.4.1 if語句設(shè)計(jì)描述45
3.4.2 case語句設(shè)計(jì)描述46
3.4.3 避免出現(xiàn)鎖存器46
3.5 邏輯結(jié)構(gòu)設(shè)計(jì)49
3.6 邏輯復(fù)制和復(fù)用技術(shù)49
3.6.1 邏輯復(fù)制技術(shù)49
3.6.2 邏輯復(fù)用（共享）技術(shù)50
3.7 控制信號51
3.7.1 全局置位/復(fù)位（GSR）52
3.7.2 使用時(shí)鐘使能引腳代替門控時(shí)鐘53
3.8 寄存器、鎖存器、移位寄存器和RAMs的初始狀態(tài)54
3.9 有限自動狀態(tài)機(jī)設(shè)計(jì)55
3.9.1 有限狀態(tài)機(jī)原理55
3.9.2 有限狀態(tài)機(jī)分類55
3.9.3 有限狀態(tài)機(jī)設(shè)計(jì)58
3.10 例化元件和FPGA原語61
3.10.1 例化FPGA原語61
3.10.2 例化核生成器模塊61
3.11 屬性和約束62
3.12 全局時(shí)鐘緩沖64
3.13 高級時(shí)鐘管理66
3.14 專用的全局置位/復(fù)位資源70
3.15 隱含編碼70
3.16 輸入和輸出的實(shí)現(xiàn)71
3.17 IOB寄存器和鎖存器72
3.18 實(shí)現(xiàn)操作符及產(chǎn)生模塊77
3.18.1 DSP48中運(yùn)算符實(shí)現(xiàn)和模型生成（Virtex-4和Virtex-5器件）77
3.18.2 在乘法器中操作符實(shí)現(xiàn)和模型生成78
3.18.3 計(jì)數(shù)器中操作符實(shí)現(xiàn)和模型生成79
3.18.4 比較器中操作符實(shí)現(xiàn)和模型生成80
3.18.5 編碼器和解碼器中操作符實(shí)現(xiàn)和模型生成80
3.19 存儲器實(shí)現(xiàn)80
3.19.1 塊RAM實(shí)現(xiàn)81
3.19.2 例化塊SelectRAM的編碼實(shí)例81
3.19.3 推斷塊SelectRAM83
3.19.4 Virtex-4和Virtex-5中的塊SelectRAM83
3.19.5 實(shí)現(xiàn)分布式SelectRAM85
3.19.6 實(shí)現(xiàn)ROMs87
3.19.7 實(shí)現(xiàn)FIFOs89
3.20 實(shí)現(xiàn)移位寄存器89
3.20.1 通用移位寄存器89
3.20.2 實(shí)現(xiàn)線性反饋移位寄存器（LFSRs）90
3.21 實(shí)現(xiàn)多路復(fù)用器91
3.22 并行和流水線技術(shù)92
3.22.1 并行設(shè)計(jì)技術(shù)92
3.22.2 流水線設(shè)計(jì)技術(shù)93
3.23 同步和異步單元處理技術(shù)94
3.23.1 同步單元處理技術(shù)94
3.23.2 異步單元處理技術(shù)97
第4章 IP核設(shè)計(jì)技術(shù)99
4.1 IP核分類99
4.2 IP核優(yōu)化100
4.3 IP核生成101
4.4 IP核應(yīng)用101
4.4.1 數(shù)字時(shí)鐘模塊使用101
4.4.2 塊RAM存儲器使用103
第5章 基于HDL的設(shè)計(jì)輸入107
5.1 軟件環(huán)境107
5.2 綜合工具介紹109
5.3 工程建立109
5.4 設(shè)計(jì)描述111
5.5 添加設(shè)計(jì)和檢查112
5.6 創(chuàng)建基于HDL的模塊113
5.7 IP核產(chǎn)生和例化114
5.7.1 IP核的生成115
5.7.2 IP核的例化116
第6章 基于原理圖的設(shè)計(jì)輸入118
6.1 工程建立118
6.2 設(shè)計(jì)描述119
6.3 創(chuàng)建原理圖模塊120
6.3.1 原理圖編輯器操作120
6.3.2 定義模塊符號121
6.3.3 創(chuàng)建模塊符號124
6.4 創(chuàng)建狀態(tài)圖模塊124
6.4.1 添加狀態(tài)125
6.4.2 添加遷移126
6.4.3 添加行為127
6.4.4 添加復(fù)位條件127
6.4.5 設(shè)計(jì)輸出和添加127
6.5 設(shè)計(jì)完成128
第7章 設(shè)計(jì)綜合和行為仿真129
7.1 設(shè)計(jì)綜合129
7.1.1 行為綜合描述129
7.1.2 基于XST的綜合概述130
7.1.3 綜合屬性的設(shè)置130
7.1.4 約束及設(shè)計(jì)綜合的實(shí)現(xiàn)139
7.1.5 RTL符號的查看139
7.2 行為仿真的實(shí)現(xiàn)140
7.2.1 生成測試向量140
7.2.2 基于Modelsim行為仿真實(shí)現(xiàn)143
7.2.3 基于ISE行為仿真實(shí)現(xiàn)147
第8章 設(shè)計(jì)實(shí)現(xiàn)和時(shí)序仿真150
8.1 實(shí)現(xiàn)過程概述及約束150
8.1.1 實(shí)現(xiàn)過程概述150
8.1.2 建立約束文件150
8.2 實(shí)現(xiàn)屬性參數(shù)設(shè)置151
8.2.1 實(shí)現(xiàn)屬性設(shè)置步驟151
8.2.2 翻譯屬性選項(xiàng)152
8.2.3 映射屬性選項(xiàng)153
8.2.4 布局布線屬性158
8.2.5 映射后靜態(tài)時(shí)序報(bào)告屬性161
8.2.6 布局布線后靜態(tài)時(shí)序報(bào)告屬性161
8.2.7 仿真模型屬性163
8.2.8 Xplorer屬性165
8.3 創(chuàng)建分區(qū)166
8.4 創(chuàng)建時(shí)序約束167
8.5 設(shè)計(jì)翻譯167
8.6 設(shè)計(jì)約束168
8.6.1 設(shè)計(jì)約束概述168
8.6.2 時(shí)序約束169
8.6.3 引腳和面積約束174
8.7 設(shè)計(jì)映射及時(shí)序分析178
8.7.1 設(shè)計(jì)映射178
8.7.2 使用時(shí)序分析評估塊延遲180
8.8 布局布線及驗(yàn)證181
8.8.1 布局布線流程181
8.8.2 布局布線的實(shí)現(xiàn)182
8.8.3 布局布線驗(yàn)證183
8.8.4 布局后時(shí)序評估184
8.8.5 改變分區(qū)HDL185
8.9 功耗分析186
8.9.1 啟動功耗分析器186
8.9.2 XPower的操作流程187
8.9.3 簡易的功耗分析方法189
8.10 時(shí)序仿真實(shí)現(xiàn)192
8.10.1 時(shí)序仿真概述192
8.10.2 使用ModelSim進(jìn)行時(shí)序仿真193
8.10.3 使用ISE仿真器進(jìn)行時(shí)序仿真197
第9章 設(shè)計(jì)下載200
9.1 可編程邏輯器件配置接口200
9.1.1 主串行模式201
9.1.2 主SPI模式202
9.1.3 主BPI模式204
9.1.4 主并行模式205
9.1.5 從并行模式205
9.1.6 從串行模式205
9.1.7 JTAG配置模式206
9.2 配置屬性208
9.2.1 通用選項(xiàng)208
9.2.2 配置選項(xiàng)209
9.2.3 啟動選項(xiàng)211
9.2.4 回讀選項(xiàng)212
9.3 創(chuàng)建配置數(shù)據(jù)213
9.3.1 配置屬性設(shè)置213
9.3.2 創(chuàng)建PROM文件214
9.4 下載實(shí)現(xiàn)216
9.4.1 下載環(huán)境216
9.4.2 下載實(shí)現(xiàn)216
9.4.3 JTAG診斷221
9.4.4 建立SVF文件222
第10章 ChipScopePro調(diào)試工具225
10.1 ChipScopePro調(diào)試工具概述225
10.2 ChipScopePro核描述227
10.2.1 ICON核227
10.2.2 ILA核227
10.2.3 VIO核230
10.2.4 ATC2核230
10.2.5 IBERT核231
10.3 ChipScopePro核插入器使用232
10.3.1 ISE中插入器使用232
10.3.2 ChipScopePro核插入器特性233
10.3.3 片內(nèi)邏輯分析儀的使用248
第11章 PlanAhead工具及應(yīng)用274
11.1 PlanAhead工具概述274
11.2 I/O引腳分配275
11.2.1 創(chuàng)建PinAhead工程275
11.2.2 輸入和分析I/O端口列表277
11.2.3 創(chuàng)建和配置I/O端口278
11.2.4 創(chuàng)建I/O端口接口279
11.2.5 布局I/O端口279
11.2.6 運(yùn)行DRC和WASSO分析283
11.2.7 輸出I/O配置285
11.3 導(dǎo)入網(wǎng)表的設(shè)計(jì)286
11.3.1 創(chuàng)建新工程286
11.3.2 查看芯片資源和時(shí)鐘域289
11.3.3 查看邏輯網(wǎng)表的層次291
11.3.4 使用新網(wǎng)表和約束更新工程292
11.4 設(shè)計(jì)分析和研究297
11.4.1 顯示設(shè)計(jì)統(tǒng)計(jì)信息297
11.4.2 運(yùn)行DRC298
11.4.3 運(yùn)行WASSO分析299
11.4.4 查看邏輯層次300
11.4.5 研究原理圖內(nèi)的邏輯301
11.4.6 修改設(shè)計(jì)時(shí)序約束303
11.4.7 導(dǎo)入和分析ISE實(shí)現(xiàn)結(jié)果305
11.4.8 導(dǎo)入和分析Trce時(shí)序結(jié)果306
11.5 分割設(shè)計(jì)308
11.5.1 分割和布局頂層設(shè)計(jì)308
11.5.2 調(diào)整視圖選項(xiàng)310
11.5.3 拆分和布局較低級物理塊311
11.5.4 察看設(shè)計(jì)時(shí)鐘域313
11.5.5 顯示綁定網(wǎng)絡(luò)的內(nèi)容313
11.5.6 調(diào)整物理塊的布局和大小313
11.6 實(shí)現(xiàn)設(shè)計(jì)314
11.6.1 運(yùn)行ExploreAhead來配置和啟動運(yùn)行314
11.6.2 檢查ExploreAhead結(jié)果316
11.6.3 同時(shí)啟動多個(gè)布局規(guī)劃317
11.6.4 輸出布局規(guī)劃用于實(shí)現(xiàn)317
11.7 平面布局調(diào)整318
11.7.1 分析ISE結(jié)果來調(diào)整平面布局318
11.7.2 使用連接顯示來識別到布局規(guī)劃的邏輯320
11.7.3 鎖住關(guān)鍵邏輯322
11.7.4 為減少阻塞創(chuàng)建額外的物理塊324
11.7.5 查看改善布局規(guī)劃的結(jié)果330