基于Verilog HDL的FPGA設(shè)計與工程應(yīng)用

第1章　PLD/FPGA簡介　1
1.1　可編程邏輯器件簡介　1
1.2　可編程邏輯器件的發(fā)展歷史　2
1.3　FPGA/CPLD的基本結(jié)構(gòu)　3
1.3.1　FPGA的基本結(jié)構(gòu)　3
1.3.2　CPLD的基本結(jié)構(gòu)　9
1.3.3　FPGA和CPLD的比較　11
1.4　FPGA/CPLD的設(shè)計流程　12
1.4.1　PLD開發(fā)軟件　13
1.4.2　PLD/FPGA的分類和使用　13
1.5　小結(jié)　15
第2章　Verilog HDL介紹　16
2.1　硬件描述語言簡介　16
2.1.1　Verilog HDL的特點　17
2.1.2　Verilog HDL的設(shè)計流程簡介　19
2.2　Verilog模塊的基本概念和結(jié)構(gòu)　20
2.2.1　Verilog模塊的基本概念　20
2.2.2　Verilog HDL模塊的基本結(jié)構(gòu)　26
2.3　數(shù)據(jù)類型及其常量及變量　28
2.4　運算符及表達式　32
2.4.1　算術(shù)運算符　32
2.4.2　關(guān)系運算符　33
2.4.3　邏輯運算符　34
2.4.4　按位邏輯運算符　35
2.4.5　條件運算符　36
2.4.6　移位運算符　37
2.4.7　拼接運算符　37
2.4.8　縮減運算符　37
2.5　條件語句和循環(huán)語句　38
2.5.1　條件語句　38
2.5.2　case 語句　40
2.5.3　while語句　41
2.5.4　for語句　42
2.6　結(jié)構(gòu)說明語句　42
2.6.1　initial語句　43
2.6.2　always語句　43
2.6.3　task和function語句　44
2.7　系統(tǒng)函數(shù)和任務(wù)　47
2.7.1　標準輸出任務(wù)　47
2.7.2　仿真控制任務(wù)　47
2.7.3　時間度量系統(tǒng)函數(shù)　48
2.7.4　文件管理任務(wù)　48
2.8　小結(jié)　48
第3章　Altera FPGA設(shè)計　50
3.1　Altera高密度FPGA　50
3.1.1　主流高端FPGA——Stratix系列　50
3.1.2　內(nèi)嵌高速串行收發(fā)器的FPGA Stratix GX系列　59
3.2　Altera的Cyclone系列低成本FPGA　65
3.2.1　新型可編程架構(gòu)　66
3.2.2　嵌入式存儲資源　67
3.2.3　專用外部存儲接口電路　68
3.2.4　支持的接口和協(xié)議　70
3.2.5　鎖相環(huán)的實現(xiàn)　72
3.2.6　I/O特性　73
3.2.7　Nios II嵌入式處理器　74
3.2.8　配置方案　75
3.3　Altera的MAX II系列CPLD器件　75
3.4　Quartus II軟件綜述　76
3.4.1　Quartus II軟件的特點及支持的器件　77
3.4.2　Quartus II軟件的工具及功能簡介　79
3.4.3　Quartus II軟件的用戶界面　81
3.5　設(shè)計輸入　84
3.5.1　建立工程　84
3.5.2　建立設(shè)計　86
3.6　綜合　90
3.7　布局布線　95
3.8　仿真　99
3.9　編程與配置　103
3.10　小結(jié)　106
第4章　FPGA組合邏輯設(shè)計技術(shù)　107
4.1　基于HDL的FPGA設(shè)計流程概述　107
4.2　簡單的觸發(fā)器設(shè)計　110
4.2.1　RS觸發(fā)器設(shè)計　111
4.2.2　D觸發(fā)器設(shè)計　114
4.3　74系列數(shù)字電路設(shè)計　116
4.3.1　Verilog設(shè)計實例　117
4.3.2　原理圖設(shè)計實例　118
4.4　綜合組合邏輯電路設(shè)計　120
4.5　一個簡單的數(shù)字輸入/輸出組合電路設(shè)計　122
4.6　乘法器設(shè)計　124
4.6.1　使用Quartus Ⅱ中的LPM設(shè)計乘法器　124
4.6.2　使用Verilog HDL描述二進制乘法器　129
4.7　除法器設(shè)計　134
4.8　小結(jié)　138
第5章　FPGA的硬件設(shè)計技術(shù)　139
5.1　電源設(shè)計技術(shù)　139
5.2　CPLD中GCLK和OE的處理　144
5.3　鎖相環(huán)的設(shè)計　145
5.3.1　鎖相環(huán)工作原理　145
5.3.2　內(nèi)置鎖相環(huán)器件　146
5.4　IO接口的設(shè)計　148
5.5　FPGA高速PCB的設(shè)計技術(shù)　152
5.6　PLD器件下載器的設(shè)計　157
5.6.1　Altera公司ByteBlaster下載器設(shè)計　157
5.6.2　Xilinx公司下載器設(shè)計　160
5.7　FPGA配置器件設(shè)計　161
5.8　小結(jié)　168
第6章　基于Nios II的SOPC系統(tǒng)設(shè)計　169
6.1　SOPC簡介　169
6.2　Nios II軟核SOPC系統(tǒng)及組件　170
6.2.1　Nios II軟核嵌入式處理器　174
6.2.2　Avalon 總線　175
6.2.3　外圍設(shè)備　177
6.3　Nios Ⅱ軟核SOPC系統(tǒng)開發(fā)環(huán)境　177
6.3.1　硬件開發(fā)環(huán)境　178
6.3.2　軟件開發(fā)環(huán)境　179
6.4　簡單SOPC硬件系統(tǒng)開發(fā)　180
6.4.1　基于NiosⅡ的SOPC硬件系統(tǒng)開發(fā)流程　181
6.4.2　使用SOPC Builder創(chuàng)建Nios Ⅱ系統(tǒng)模塊　182
6.4.3　集成Nios Ⅱ系統(tǒng)到Quartus Ⅱ工程　185
6.4.4　Quartus Ⅱ工程編譯　189
6.4.5　編程下載　192
6.5　SOPC軟件開發(fā)　194
6.5.1　SOPC軟件開發(fā)環(huán)境綜述　195
6.5.2　HAL系統(tǒng)庫　200
6.5.3　使用NiosⅡIDE建立用戶應(yīng)用程序　218
6.6　小結(jié)　228
第7章　NiosII SOPC系統(tǒng)設(shè)計實例　229
7.1　創(chuàng)建最簡單的NiosII SOPC系統(tǒng)　229
7.1.1　NiosII處理器的設(shè)計　229
7.1.2　Hello_LED程序的編寫　246
7.1.3　固件下載與軟件程序下載　253
7.2　Nios II片外存儲器設(shè)計　256
7.2.1　SDRAM存儲器　257
7.2.2　SRAM存儲器　261
7.2.3　Flash存儲器　270
7.3　Nios II設(shè)計進階　278
7.3.1　JTAG UART通信　278
7.3.2　通用I/O　285
7.3.3　Timer定時器中斷　291
7.3.4　UART串行通信　296
7.4　小結(jié)　302
第8章　系統(tǒng)時序邏輯設(shè)計技術(shù)　303
8.1　數(shù)字電路設(shè)計中的基本概念　303
8.1.1　建立時間和保持時間　303
8.1.2　FPGA中的競爭和冒險現(xiàn)象　304
8.1.3　如何處理毛刺　305
8.2　清除和置位信號　306
8.3　觸發(fā)器和鎖存器　307
8.4　FPGA設(shè)計中的同步設(shè)計　308
8.5　FPGA設(shè)計中延時電路的產(chǎn)生　311
8.6　小結(jié)　314
第9章　基于FPGA的IP核設(shè)計技術(shù)　315
9.1　IP核的簡介　315
9.2　在FPGA上實現(xiàn)軟核設(shè)計　317
9.2.1　IP軟核設(shè)計流程主要步驟　317
9.2.2　IP軟核驗證流程　317
9.3　SPI通信總線　318
9.3.1　SPI簡介　319
9.3.2　SPI的工作模式　319
9.3.3　SPI的系統(tǒng)構(gòu)成　320
9.3.4　SPI的傳輸模式　320
9.4　SPI IP核設(shè)計技術(shù)　322
9.4.1　SPI系統(tǒng)框架　322
9.4.2　設(shè)計流程　322
9.4.3　系統(tǒng)功能　323
9.4.4　SPI接口框架　323
9.4.5　各部分結(jié)構(gòu)的具體實現(xiàn)　324
9.5　SPI接口功能的實現(xiàn)及仿真　337
9.5.1　SPI主模塊　337
9.5.2　SPI從模塊　341
9.5.3　單片機模塊　341
9.5.4　仿真結(jié)果　341
9.6　小結(jié)　344
第10章　FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計　345
10.1　數(shù)據(jù)采集系統(tǒng)簡介　345
10.1.1　數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)　345
10.1.2　數(shù)據(jù)采集卡　347
10.2　基于PCI總線的數(shù)據(jù)采集卡　349
10.2.1　基于PCI總線的數(shù)據(jù)采集卡設(shè)計與實現(xiàn)　349
10.2.2　FPGA詳細設(shè)計　351
10.2.3　硬件電路的設(shè)計與實現(xiàn)　355
10.3　小結(jié)　364
第11章　基于FPGA的硬件在回路仿真器設(shè)計　365
11.1　汽車ABS ECU開發(fā)概述　365
11.2　SOPC技術(shù)在硬件在回路仿真系統(tǒng)中的應(yīng)用 　369
11.3　硬件在回路仿真器的硬件設(shè)計與實現(xiàn)　370
11.3.1　總體方案的設(shè)計　370
11.3.2　硬件在回路仿真器的硬件設(shè)計　371
11.3.3　硬件在回路仿真器的SOPC設(shè)計　374
11.4　硬件在回路仿真器的軟件設(shè)計與實現(xiàn)　383
11.4.1　硬件在回路仿真器軟件流程　383
11.4.2　汽車動力學(xué)模型移植　385
11.4.3　仿真器和上位機通信的程序設(shè)計　386
11.4.4　仿真器和ECU通信程序的設(shè)計　388
11.5　硬件在回路仿真器的應(yīng)用與測試　389
11.5.1　硬件在回路仿真系統(tǒng)構(gòu)架　389
11.5.2　仿真器的應(yīng)用實例　390
11.6　小結(jié)　391
附錄　SPI IP核代碼　393