數(shù)字VLSI芯片設(shè)計：使用Cadence和Synopsys CAD工具

第1章 引言
1.1　CAD工具流程
1.1.1　定制VLSl及單元設(shè)計流程
1.1.2　層次化的單元／模塊ASIC流程
1.2　本書的內(nèi)容
1.3　關(guān)于工具的瑕疵問題
1.4　工具設(shè)置及執(zhí)行腳本
1.5　字體使用約定
第2章 Cadence設(shè)計平臺DFIl及啟動命令I(lǐng)CFB
2.1　Cadence設(shè)計平臺
2.2　啟動Cadence
2.3　小結(jié)
第3章 Composer原理圖輸入工具
3.1　啟動Cadence建立一個新的工作庫
3.2　建立新單元
3.2.1　建立全加器原理圖視圖
3.2.2　建立加法器符號圖
　　3.2.3　用一位全加器組成兩位加法器
3.3　晶體管級原理圖
3.4　打印原理圖
3.4.1　修改后腳本打印文件
3.5　變量、端口和單元的命名規(guī)則
3.6　小結(jié)
第4章　Verilog仿真
4.1　Composer原理圖的Verilog仿真
4.1.1　用Verilog.XL仿真原理圖
4.1.2　用NC_Verilog仿真原理圖
4.2　Composer工具中的行為級Verilog代碼
4.2.1　生成行為級視圖
4.2.2　仿真行為級視圖
4.3　獨(dú)立的Verilog仿真
4.3.1　Verilog—XL
4.3.2　NCVerilog
4.3.3　VCS
4.4　Verilog仿真中的時序
4.4.1　行為級與晶體管開關(guān)級仿真的比較
4.4.2　行為級邏輯門時序
4.4.3　標(biāo)準(zhǔn)延時格式時序
4.4.4　晶體管時序
4.5　小結(jié)
第5章　Virtuos0版圖編輯器
5.1　反相器原理圖
5.1.1　啟動Cadence的icfb
5.1.2　建立反相器原理圖
5.1.3　建立反相器符號圖
5.2　反相器版圖
5.2.1　建立新的版圖視圖
5.2.2　繪制nil'lOS晶體管
5.2.3　繪制pmos晶體管
5.2.4　用晶體管版圖組裝反相器
5.2.5　用層次化方法建立版圖
5.2.6　Virtuos0命令概要
5.3　打印版圖
5.4　設(shè)計規(guī)則檢查
5.4.1　DIVA設(shè)計規(guī)則檢查
5.5　生成提取視圖
5.6　版圖對照原理圖檢查
5.6.1　生成模擬提取視圖
5.7　單元設(shè)計全流程（到目前為止）
5.8　小結(jié)
第6章 標(biāo)準(zhǔn)單元設(shè)計模板
6.1　標(biāo)準(zhǔn)單元幾何尺寸說明
6.2　標(biāo)準(zhǔn)單元I／O端口布置
6.3　標(biāo)準(zhǔn)單元晶體管尺寸選擇
6.4　小結(jié)
第7章　Spectre模擬仿真器
7.1　原理圖仿真（瞬態(tài)仿真）
7.2　Spectre模擬環(huán)境下仿真
7.3　用配置視圖仿真
7.4　模擬，數(shù)字混合仿真
7.4.1　有關(guān)混合模式仿真的結(jié)束語
7.5　靜態(tài)仿真
7.5.1　參數(shù)化仿真
……
第8章　單元表征
第9章　Verilog綜合　
第10章　抽象生成
第11章　SOC Encounter布局布線
第12章　芯片組裝
第13章　設(shè)計舉例
附錄
參考文獻(xiàn)
術(shù)語表