集成電路設(shè)計(jì)實(shí)例

緒言
0.1 ASIC的分類
0.2 ASIC的設(shè)計(jì)流程
0.3 本書(shū)的主要內(nèi)容
第1章 雙極型集成電路設(shè)計(jì)實(shí)例
1.1 典型的雙極型集成電路工藝
1.2 雙極型集成電路設(shè)計(jì)規(guī)則解讀
1.2.1 版圖設(shè)計(jì)規(guī)則
1.2.2 版圖設(shè)計(jì)方案
1.3 Spice模型
1.3.1 Hspice基礎(chǔ)知識(shí)
1.3.2 SPICE器件模型
1.4 雙極集成電路設(shè)計(jì)實(shí)例
1.4.1 電路功能分析
1.4.2 電路分析
1.4.3 集成電路版圖設(shè)計(jì)
第2章 CMoS數(shù)字集成電路設(shè)計(jì)實(shí)例
2.1 CMOS工藝簡(jiǎn)介
2.2 N CMOS工藝簡(jiǎn)介
2.3 CMOS數(shù)字集成電路設(shè)計(jì)
2.3.1 Veril09硬件描述語(yǔ)言
2.3.2 Veril09的使用
2.3.3 用Veril09設(shè)計(jì)數(shù)字集成電路應(yīng)用舉例
2.4 CMOS模擬集成電路設(shè)計(jì)
2.4.1 比較器概述
2.4.2 比較器的基本技術(shù)指標(biāo)
2.4.3 設(shè)計(jì)概念介紹
2.4.4 集成電路設(shè)計(jì)要求
2.4.5 仿真
2.4.6 電路設(shè)計(jì)介紹
2.5 CMOS放大器設(shè)計(jì)
第3章 Bi-CMOS集成電路設(shè)計(jì)實(shí)例
3.1 Bi-CMOS工藝簡(jiǎn)介
3.2 本設(shè)計(jì)采用的部分設(shè)計(jì)規(guī)則
3.2.1 采用的Bi—CMOS工藝
3.2.2 設(shè)計(jì)規(guī)則簡(jiǎn)介
3.2.3 設(shè)計(jì)規(guī)則輸入
3.3 本實(shí)例的電路功能分析
3.3.1 本實(shí)例的設(shè)計(jì)指標(biāo)
3.3.2 本實(shí)例的功能框圖
3.4 數(shù)字部分電路的設(shè)計(jì)
3.4.1 反相器的設(shè)計(jì)
3.4.2 二輸入與非門(mén)的設(shè)計(jì)
3.4.3 三輸入與非門(mén)的設(shè)計(jì)
3.4.4 施密特觸發(fā)器的設(shè)計(jì)
3.4.5 基本D觸發(fā)器的設(shè)計(jì)
3.4.6 帶使能端的D觸發(fā)器的設(shè)計(jì)
3.4.7 數(shù)字部分的總電路圖
3.5 模擬部分電路的設(shè)計(jì)
3.5.1 基準(zhǔn)電壓源的電路設(shè)計(jì)
3.5.2 差分放大電路的電路設(shè)計(jì)
3.5.3 過(guò)熱保護(hù)電路的設(shè)計(jì)
3.5.4 恒流驅(qū)動(dòng)電路的設(shè)計(jì)
3.6 數(shù)字部分的版圖設(shè)計(jì)
3.6.1 基本MOS管的版圖設(shè)計(jì)
3.6.2 反相器、與非門(mén)、施密特觸發(fā)器、D觸發(fā)器等的版圖設(shè)計(jì)
3.6.3 數(shù)字部分的整體版圖設(shè)計(jì)
3.7 模擬部分的版圖設(shè)計(jì)
3.7.1 基本晶體管、電容、電阻等的版圖設(shè)計(jì)
3.7.2 基準(zhǔn)電壓源、差分放大器等部分的版圖設(shè)計(jì)
3.8 整體版圖的位置分配與設(shè)計(jì)結(jié)果
3.9 設(shè)計(jì)規(guī)則檢查與版圖驗(yàn)證
3.9.1 設(shè)計(jì)規(guī)則檢查（DRC）
3.9.2 版圖驗(yàn)證（LVS）
……
第4章　集成電路設(shè)計(jì)若干主要問(wèn)題
參考文獻(xiàn)