數(shù)字電子技術(shù)：從電路分析到技能實踐

1 數(shù)制與碼制 1．1 數(shù)字量與模擬量 1．2 模擬量的數(shù)字表示 1．3 十進制(基數(shù)10) 1．4 二進制(基數(shù)2) 1．5 十一二進制轉(zhuǎn)換 1．6 八進制(基數(shù)8) 1．7 八進制轉(zhuǎn)換 1．8 十六進制(基數(shù)16) 1．9 十六進制轉(zhuǎn)換 1．10 BCD碼 1．11 數(shù)制比較 1．12 ASCII碼 1．13 數(shù)制的應(yīng)用2 數(shù)字信號與開關(guān) 2．1 數(shù)字信號 2．2 時鐘波定時 2．3 串行表示 2．4 并行表示 2．5 電路開關(guān) 2．6 繼電器開關(guān) 2．7 二極管開關(guān) 2．8 晶體管開關(guān) 2．9 TTL集成電路 2．10 開關(guān)電路的MultiSIM仿真 2．11 CMOS集成電路 2．12 表面安裝器件3 基本邏輯門 3．1 與門 3．2 或門 3．3 時序分析 3．4 允許和禁止功能 3．5 集成邏輯門的應(yīng)用 3．6 故障排查技術(shù)簡介 3．7 反相器 3．8 與非門 3．9 或非門 3．10 利用邏輯門產(chǎn)生波形 3．11 集成邏輯門的應(yīng)用 3．12 基本邏輯門總結(jié)與IEEE／IEC標準邏輯符號4 可編程邏輯器件：Altera公司和x-linx公司生產(chǎn)的CPLD與FPGA 4．1 PLD的設(shè)計流程 4．2 PLD的結(jié)構(gòu) 4．3 應(yīng)用PLD實現(xiàn)基本邏輯電路設(shè)計5 布爾代數(shù)與化簡 5．1 組合邏輯 5．2 布爾代數(shù)定律和運算規(guī)則 5．3 應(yīng)用布爾代數(shù)進行組合邏輯電路化簡 5．4 德·摩根定理 5．5 與非門和或非門的通用性 5．6 利用與-或-非門實現(xiàn)乘積和表達式 5．7 卡諾圖 5．8 系統(tǒng)設(shè)計應(yīng)用 5．9 CPLD設(shè)計應(yīng)用 6 異或門與同或門 6．1 異或門 6．2 同或門 6．3 奇偶發(fā)生器／校驗器 6．4 系統(tǒng)設(shè)計應(yīng)用 6．5 CPLD設(shè)計應(yīng)用7 算術(shù)運算與電路 7．1 二進制運算 7．2 二進制補碼 7．3 二進制補碼運算 7．4 十六進制運算 7．5 BCD碼運算 7．6 算術(shù)運算電路 7．7 4位全加器集成電路 7．8 系統(tǒng)設(shè)計應(yīng)用 7．9 算術(shù)／邏輯單元 7．10 CPLD設(shè)計應(yīng)用 8 代碼轉(zhuǎn)換器、多路轉(zhuǎn)換器和多路分配器 8．1 比較器 8．2 譯碼 8．3 編碼 8．4 代碼轉(zhuǎn)換器 8．5 多路轉(zhuǎn)換器 8．6 多路分配器 8．7 系統(tǒng)設(shè)計應(yīng)用 8．8 CPLD設(shè)計應(yīng)用9 邏輯電路類型與工作特性 9．1 TTL電路 9．2 TTL電路電壓與電流額定值 9．3 TTL電路的其他參數(shù) 9．4 改進型TTL電路 9．5 CMOS電路 9．6 發(fā)射極耦合邏輯電路 9．7 邏輯電路比較 9．8 邏輯電路連接9 觸發(fā)器和寄存器 10．1 RS觸發(fā)器 10．2 門控RS觸發(fā)器 10．3 門控D觸發(fā)器 10．4 集成D鎖存器(7475) 10．5 集成D觸發(fā)器(7474) 10．6 主從型JK觸發(fā)器 10．7 邊沿型JK觸發(fā)器 10．8 集成JK觸發(fā)器(7476-74LS76) 10．9 8位D觸發(fā)器在微控制器中的應(yīng)用10 數(shù)字電路設(shè)計的考慮因素 11．1 觸發(fā)器時間參數(shù) 11．2 自動復(fù)位 11．3 集成施密特觸發(fā)器 11．4 開關(guān)去抖動 11．5 上拉電阻阻值的確定 11．6 實際輸入、輸出信號考慮11 計數(shù)器和VHDL狀態(tài)機 12．1 時序電路分析 12．2 紋波計數(shù)器 12．3 N分頻計數(shù)器設(shè)計 12．4 集成紋波計數(shù)器 12．5 系統(tǒng)設(shè)計應(yīng)用 12．6 七段LED顯示譯碼器 12．7 同步計數(shù)器 12．8 集成同步加／減計數(shù)器 12．9 同步計數(shù)器應(yīng)用 12．10 CPLD設(shè)計應(yīng)用 12．11 VHDL中狀態(tài)機的實現(xiàn)12 移位寄存器 13．1 移位寄存器基礎(chǔ) 13．2 并行-串行轉(zhuǎn)換 13．3 循環(huán)寄存器 13．4 串行-并行轉(zhuǎn)換 13．5 環(huán)形移位計數(shù)器和Johnson移位計數(shù)器 13．6 集成移位寄存器 13．7 移位寄存器系統(tǒng)設(shè)計應(yīng)用 13．8 用移位寄存器驅(qū)動步進電機 13．9 三態(tài)緩沖器、鎖存器和收發(fā)器 13．10 CPlD設(shè)計應(yīng)用13 多諧振蕩器和555定時器 14．1 多諧振蕩器 14．2 電容充放電速率 14．3 非穩(wěn)態(tài)多諧振蕩器 14．4 單穩(wěn)態(tài)多諧振蕩器 14．5 集成單穩(wěn)態(tài)多諧振蕩器 14．6 可重復(fù)觸發(fā)單穩(wěn)態(tài)多諧振蕩器 14．7 555定時器的非穩(wěn)態(tài)運行 14．8 555定時器的單穩(wěn)態(tài)運行 14．9 晶體振蕩器14 數(shù)-模轉(zhuǎn)換與模-數(shù)轉(zhuǎn)換 15．1 數(shù)字量和模擬量表示 15．2 運算放大器基礎(chǔ) 15．3 二進制權(quán)D／A轉(zhuǎn)換器 15．4 R／2R梯形D／A轉(zhuǎn)換器 15．5 集成D／A轉(zhuǎn)換器電路 15．6 集成數(shù)據(jù)轉(zhuǎn)換器電路說明 15．7 并行編碼A／D轉(zhuǎn)換器 15．8 計數(shù)器斜坡A／D轉(zhuǎn)換器 15．9 逐次近似A／D轉(zhuǎn)換 15．10 集成A／D轉(zhuǎn)換器電路 15．11 數(shù)據(jù)獲取系統(tǒng)應(yīng)用 15．12 傳感器和信號調(diào)節(jié)15 半導(dǎo)體存儲器、磁存儲器、光電存儲器 16．1 存儲器的概念 16．2 靜態(tài)RAM 16．3 動態(tài)RAM 16．4 只讀存儲器 16．5 存儲器的擴展和地址譯碼的應(yīng)用 16．6 磁存儲器和光存儲器16 微處理器基礎(chǔ) 17．1 系統(tǒng)組成和總線介紹 17．2 微處理器系統(tǒng)的軟件控制 17．3 微處理器的內(nèi)部結(jié)構(gòu) 17．4 微處理器的指令執(zhí)行 17．5 基本I／O編程的硬件要求 17．6 編寫匯編語言和機器語言程序 17．7 微處理器和制造商概況17 8051微控制器 18．1 8051系列微控制器 18．2 8051結(jié)構(gòu) 18．3 外部存儲器接口 18．4 8051指令集 18．5 8051應(yīng)用 18．6 數(shù)據(jù)獲取和控制系統(tǒng)應(yīng)用 18．7 結(jié)論附錄 19．1 網(wǎng)址 19．2 制造商數(shù)據(jù)手冊 19．3 關(guān)于IEEE／IEC標準中邏輯符號(相關(guān)性記號)的解釋 19．4 CPLD軟件指南 19．5 基本電學(xué)原理復(fù)習(xí) 19．6 原理圖 19．7 8051指令系統(tǒng)概要部分習(xí)題答案