面向CPLD\FPGA的VHDL設(shè)計

$面向CPLD\FPGA的VHDL設(shè)計$

定　價：￥33.00

作　者：	王開軍、姜宇柏
出版社：	機械工業(yè)出版社
叢編項：	可編程邏輯器件實用開發(fā)技術(shù)叢書
標　簽：	電子數(shù)字計算機

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ISBN：	9787111201090	出版時間：	2007-01-01	包裝：	平裝
開本：	16	頁數(shù)：	294	字數(shù)：

內(nèi)容簡介

　　"目前隨著對電路功能及性能要求的不斷提高，傳統(tǒng)的簡單集成電路已不能滿足設(shè)計者的需求，所以在功能要求不斷提高的背景下，可編程器件逐漸成為廣大硬件工程師所必需的設(shè)計器件。本書通過先對Altera公司的CPLD／FPGA的介紹，使讀者對可編程器件有一個深入的了解；然后通過標準VHDL的介紹，并且穿插具體工程的實例，使讀者對VHDL有一個準確的掌握，不再對可編程器件感到神秘，而且能夠達到輕松上手的目的。本書內(nèi)容豐富、全面系統(tǒng)，實用性很強，可以使讀者快速全面地掌握VHDL設(shè)計的知識，本書既可以作為高等學校相關(guān)專業(yè)的教材或參考書，同時也可以作為廣大硬件電路設(shè)計工程師必不可少的工具書或培訓教材。"

作者簡介

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圖書目錄

叢書序
前言
第1章可編程器件及Altera公司可
編程器件簡介
1.1可編程邏輯器件簡介
1.1.1可編程器件的發(fā)展歷史及前景
1.1.2可編程邏輯器件的基本結(jié)構(gòu)
1.1.3可編程器件的分類
1.2 Altera系列器件簡介
1.2.1 PLD廠商簡介
1.2.2 Altera公司的復雜可編程器件
1.2.3 Altera公司的現(xiàn)場可編門陣列
1.3如何根據(jù)項目選擇器件
第2章硬件描述語言簡介
2.1硬件描述語言的由來和發(fā)展
2.2各種硬件描述語言的介紹及特點
2.2.1 VHDL
2.2.2 Verilog HDL
2.2.3 Superlog
2.2.4 SystemC
2.3 VHDL的基本語法
2.3.1 VHDL的基本結(jié)構(gòu)
2.3.2 VHDL的基本語句
第3章 Altera公司QuartusⅡ介紹
3.1 QuartusⅡ簡介
3.2 QuartusⅡ安裝及界面介紹
3.2.1 QuartusⅡ安裝
3.2.2 QuartusⅡ界面簡介
3.2.3 QuartusⅡ常用的設(shè)置
第4章組合邏輯電路設(shè)計
4.1組合邏輯電路概述
4.1.1組合邏輯電路的定義
4.1.2組合邏輯電路的分析
4.1.3組合邏輯電路的設(shè)計
4.2我在第一個項目中遇到的問題
4.3典型的組合邏輯電路分析
4.3.1譯碼器
4.3.2加法器
4.3.3只讀存儲器
4.3.4比較器
4.3.5多路選擇器
4.3.6三態(tài)總線
4.4工程師們的經(jīng)驗
4.4.1組合邏輯電路的競爭冒險
4.4.2選擇器設(shè)計和FPGA資源
第5章時序邏輯電路的設(shè)計
5.1時序是一切硬件工作的基礎(chǔ)
5.1.1時序邏輯電路的定義
5.1.2時序邏輯電路的分類
5.1.3時序邏輯電路的分析
5.1.4時序邏輯電路的設(shè)計
5.2設(shè)計中應考慮的時序問題
5.2.1時鐘信號
5.2.2清零信號和置位信號
5.2.3建立時間和保持時間
5.2.4觸發(fā)器及其應用
5.3典型的時序邏輯電路分析與描述
5.3.1分頻器
5.3.2計數(shù)器
5.3.3移位寄存器
5.3.4存儲器
5.4怎樣才能避免潛在的危險
5.4.1 FPGA／CPLD中的競爭冒險
5.4.2時序電路中的競爭冒險
5.4.3如何消除時序電路中的競爭冒險
5.5工程師們的經(jīng)驗
5.5.1毛刺的產(chǎn)生
5.5.2如何消除毛刺
5.5.3計數(shù)器設(shè)計與FPGA資源
第6章有限狀態(tài)機
6.1什么是狀態(tài)機
6.2有限狀態(tài)機分類及VHDL描述
6.2.1摩爾型狀態(tài)機
6.2.2米勒型狀態(tài)機
6.3有限狀態(tài)機的編碼
6.3.1狀態(tài)機的編碼方式
6.3.2狀態(tài)方程和輸出方程
6.3.3剩余狀態(tài)的處理
6.4有限狀態(tài)機的VHDL設(shè)計
6.4.1有限狀態(tài)機的設(shè)計流程
6.4.2有限狀態(tài)機的復位
6.5狀態(tài)機與時序邏輯電路
6.6典型狀態(tài)機電路的VHDL描述
6.7工程師們的經(jīng)驗
6.7.1狀態(tài)機速度的優(yōu)化
6.7.2狀態(tài)機的容錯性設(shè)計
第7章典型的VHDL設(shè)計解析
7.1分頻電路
7.1.1 2的冪次分頻電路
7.1.2非2的冪次分頻電路
7.1.3非整數(shù)分頻電路
7.2倍頻電路
7.3多位加法器電路
7.4偽隨機序列發(fā)生器
7.5并／串轉(zhuǎn)換器
7.6 FIF0存儲器
7.7雙向數(shù)據(jù)轉(zhuǎn)換器
7.8數(shù)字頻率計
第8章電路的仿真
8.1什么是電路的仿真
8.2 ModelSim功能介紹
8.2.1 ModelSim窗口說明
8.2.2波形窗口調(diào)試方法
8.3怎樣寫VHDL測試基準
8.3.1測試基準常用的VHDL語句
8.3.2測試基準分析
8.4一個功能仿真實例
8.4.1基本仿真流程
8.4.2工程仿真流程
第9章基于FPGA／CPLD的VHDL設(shè)計經(jīng)驗總結(jié)
9.1養(yǎng)成良好的編程習慣
9.2怎樣優(yōu)化你的程序
9.2.1如何優(yōu)化VHDL設(shè)計
9.2.2如何在VHDL設(shè)計中提高綜合效率
9.3 FPGA／CPLD的設(shè)計和優(yōu)化
9.3.1哪些因素影響電路結(jié)構(gòu)的復雜程度
9.3.2速度和面積的優(yōu)化
9.4系統(tǒng)級層次式設(shè)計
參考文獻