數(shù)字電路設(shè)計(jì)

第1章　數(shù)字電路和模擬電路
1.1世界上電信號(hào)是否是模擬信號(hào)
1.2變化電壓
1.3在數(shù)字電路中處理模擬信號(hào)
1.4數(shù)字電路的優(yōu)點(diǎn)
1.5數(shù)字系統(tǒng)的優(yōu)點(diǎn)
第2章　數(shù)字電路和數(shù)字IC
2.1數(shù)字電路
2.1.1表示燈亮、滅的方法
2.1.2區(qū)別“H”電平和“L”電平的電路
2.2實(shí)際IC的邏輯電平
2.2.1電源用5V啟動(dòng)
【專欄】TTL和CMOS
2.2.2研究數(shù)字IC的“H”電平和“L”電平
【專欄】數(shù)字IC的型號(hào)
2.2.3IC的“H”電平和“L”電平的規(guī)格
【專欄】邏輯系列的種類
2.2.45V電源發(fā)生變動(dòng)的情況下
2.3輸入信號(hào)和輸出信號(hào)的時(shí)間關(guān)系
2.3.1輸出信號(hào)一定比輸入信號(hào)滯后
2.3.2IC滯后時(shí)間的表示方法
2.3.3實(shí)際IC的滯后時(shí)間
2.4將IC相連接時(shí)的問(wèn)題
2.4.1可連接的負(fù)載的數(shù)量——輸出負(fù)載數(shù)
2.4.2TTL情況下由輸入輸出電流值決定
2.4.3系列不同時(shí)要加以注意
2.4.4CMOS情況下滯后時(shí)間增加
2.4.5連接TTL和CMOS時(shí)的注意點(diǎn)
【專欄】旁路電容的作用
第3章基本元件AND、OR、NOT的動(dòng)作
3.1三種基本邏輯門AND、OR、NOT
3.1.1邏輯與門(AND)
3.1.2邏輯或門(OR)
3.1.3邏輯非門(NOT)
3.1.4AND、OR、NOT的組合電路舉例
3.1.5掌握門電路的圖形
【專欄】邏輯電路圖形符號(hào)
3.2將期望的功能置換為門電路
3.2.1與非門NAND、或非門NOR的作用
3.2.2o符號(hào)的使用方法和邏輯的置換
3.2.3組合電路練習(xí)
3.2.4異或門EXOR
【專欄】IEC/JIS規(guī)定的邏輯電路圖的表示
第4章　觸發(fā)器
4.1保持?jǐn)?shù)字信號(hào)的基本技術(shù)
4.1.1在信號(hào)上加鎖——鎖存器
4.1.2RS鎖存器
4.1.3決定最初狀態(tài)的初始化
4.1.4實(shí)際的RS鎖存器
【專欄】關(guān)于時(shí)序圖
4.1.5專用的RS鎖存器
4.1.6數(shù)據(jù)的鎖存
4.1.7實(shí)際的D鎖存器
4.2與時(shí)鐘同步的信號(hào)的保持方法
4.2.1同步RS觸發(fā)器
4.2.2邊沿觸發(fā)的觸發(fā)器
4.2.3實(shí)際的同步式觸發(fā)器
4.2.4最常使用的JK觸發(fā)器
4.3觸發(fā)器的正常利用法
4.3.1建立時(shí)間和保持時(shí)間
4.3.2實(shí)際的設(shè)計(jì)
4.3.3最高重復(fù)頻率
4.3.4與時(shí)鐘同步的邊沿檢測(cè)
4.3.5與輸入信號(hào)同步的邊沿檢測(cè)
4.3.62相信號(hào)發(fā)生電路
第5章　計(jì)數(shù)器
5.1數(shù)的計(jì)數(shù)法
5.1.1二進(jìn)制數(shù)和十進(jìn)制數(shù)
5.1.2BCD碼和十六進(jìn)制數(shù)
5.2計(jì)數(shù)器的構(gòu)成和基本動(dòng)作
5.2.1計(jì)數(shù)器的基本電路
5.2.2加計(jì)數(shù)器和減計(jì)數(shù)器
5.2.3非同步計(jì)數(shù)器
5.2.4同步計(jì)數(shù)器
5.3計(jì)數(shù)器IC的利用方法
5.3.1非同步計(jì)數(shù)器7493的使用方法
5.3.2同步計(jì)數(shù)器74161/163使用方法
5.3.3加/減計(jì)數(shù)器74193
5.4.4000/4500CMOS系列特有的計(jì)數(shù)器IC
5.4.1多段二進(jìn)制計(jì)數(shù)器4020/4040/4024
5.4.2振蕩電路內(nèi)藏24段計(jì)數(shù)器4521
5.4.3約翰遜計(jì)數(shù)器4017/4022
第6章　制作定時(shí)電路
6.1制作定時(shí)的基本技術(shù)
6.1.1延遲數(shù)字信號(hào)——延遲電路
6.1.2制作小的延遲
6.1.3由TTL組成的延遲電路
6.1.4延遲的界限
6.1.5波形延遲的缺點(diǎn)
6.1.6整形波形
6.2應(yīng)用延遲電路的定時(shí)電路
6.2.1附加二極管
6.2.2檢測(cè)信號(hào)的上升/下降的電路
6.3單穩(wěn)多諧振蕩器
6.3.1單穩(wěn)多諧振蕩器74LS123
6.3.2再觸發(fā)功能和強(qiáng)制復(fù)位
6.3.3延遲型的脈沖發(fā)生電路
6.3.4使用CMOS的單穩(wěn)多諧振蕩器
6.3.5由CMOS引起的單穩(wěn)態(tài)的問(wèn)題點(diǎn)
第7章　制作時(shí)鐘電路
7.1利用RC延遲的振蕩電路
7.1.1RC振蕩電路的原理
7.1.2TTL電路的工作和計(jì)算不一致
7.1.3用2段CMOS構(gòu)成的振蕩電路
7.1.4用3段CMOS構(gòu)成的振蕩電路
7.1.5控制振蕩電路的方法
7.1.6由LC組成的振蕩電路
7.1.7利用施密特觸發(fā)器的振蕩電路
7.2穩(wěn)定度高的振蕩電路
7.2.1TTL晶體振蕩電路
7.2.2CMOS晶體振蕩電路
7.2.3陶瓷振子組成的振蕩電路
第8章　移位寄存器
8.1移位寄存器的基本功能
8.1.1觸發(fā)器的串聯(lián)連接
8.1.2輸入數(shù)據(jù)串行移動(dòng)的效果
8.2計(jì)數(shù)器功能的利用方法
8.2.1串行輸入并行輸出8位移位寄存器74164
8.2.2約翰遜計(jì)數(shù)器中的應(yīng)用
8.2.3環(huán)形計(jì)數(shù)器中的應(yīng)用
8.3串行傳輸電路中的應(yīng)用
8.3.1串行數(shù)據(jù)的波形檢測(cè)電路
8.3.2具有并行輸入的通用移位寄存器74194
8.3.3并行一串行變換電路
8.3.4串行一并行變換電路
第9章　高性能的組合電路
9.1譯碼器
9.1.1由組合邏輯組成的譯碼器
9.1.2BCD——十進(jìn)制譯碼器7442
9.1.3譯碼器的擴(kuò)展方法
9.1.4串行數(shù)據(jù)的譯碼器
9.1.5其他的譯碼器IC
9.2編碼器
9.2.1暈一3行優(yōu)先編碼器
9.2.2十進(jìn)制一BCD編碼器
9.2.316輸入的編碼器
9.3數(shù)據(jù)選擇器/多路轉(zhuǎn)換器
9.3.18-1行數(shù)據(jù)選擇器/多路轉(zhuǎn)換器74151
9.3.2并行一串行數(shù)據(jù)變換電路
9.3.3一致檢測(cè)電路中的應(yīng)用
9.3.4多通道數(shù)據(jù)傳輸電路
9.3.5其他的選擇器/多路轉(zhuǎn)換器IC
第10章　基本接口
10.1和機(jī)械觸點(diǎn)的接口
10.1.1機(jī)械觸點(diǎn)的宿命——振蕩
10.1.2使用RC延遲去除振蕩
10.1.3使用Rs鎖存器除去振蕩
1o.1.4使用移位寄存器的振蕩去除電路
10.2整形波形的電路
10.2.1波形變鈍會(huì)增加誤動(dòng)作
102.2閾值電壓也具有磁滯的效果
10.2.3施密特觸發(fā)器IC的實(shí)驗(yàn)
10.3晶體管的利用和電平變換
1o.3.1晶體管開關(guān)
10.3.2加快開關(guān)速度的方法
10.3.3再高速時(shí)飽和變淺
10.3.4變換邏輯電平的電路
10.4驅(qū)動(dòng)大負(fù)載
10.4.1晶體管開路集電極
10.4.2要想增加電流放大倍數(shù)，連接成達(dá)林頓管
10.4.3達(dá)林頓管驅(qū)動(dòng)器
10.4.4驅(qū)動(dòng)繼電器舉例
第11章　絕緣接口
11.1使用光電耦合器
11.1.1絕緣接口的理由
11.11.2驅(qū)動(dòng)光電耦合器
11.1.3謀求響應(yīng)加速的一種方法
11.1.4高速型光電耦合器-
11.1.5低功耗型光電耦合器
第12章　由HDL組成的數(shù)字電路設(shè)計(jì)
12.1不畫電路圖的設(shè)計(jì)方法
12.1.1電路圖組成的設(shè)計(jì)和HDL，組成的設(shè)計(jì)的區(qū)別
12.1.2進(jìn)行HDL的語(yǔ)言設(shè)計(jì)時(shí)不能忘記的事情
12.2HDL(HardwareDescriptionI。anguage)
12.3HDL的描述方法
12.4D觸發(fā)器
12.5計(jì)數(shù)器和移位寄存器
12.5.1同步計(jì)數(shù)器
12.5.2移位寄存器(74164)
12.5.3環(huán)形計(jì)數(shù)器
12.5.4不使用功能定義的情況
12.5.5同步復(fù)位和非同步復(fù)位
12.5.6十進(jìn)制計(jì)數(shù)器
12.5.7加/減計(jì)數(shù)器(邏輯設(shè)計(jì))
12.6加法器的動(dòng)作和設(shè)計(jì)
12.6.1半加器
12.6.2全加器
12.6.3設(shè)計(jì)4位加法器
12.7乘法器的動(dòng)作和設(shè)計(jì)
12.7.14位X4位乘法器電路
12.7.2.用HDL描述的乘法電路
12.7.3由HDL組成的設(shè)計(jì)是萬(wàn)能的嗎
參考文獻(xiàn)