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VHDL教程(原書第3版)

VHDL教程(原書第3版)

定 價(jià):¥29.00

作 者: (美)巴斯克爾 著,劉雷波,孟一聰 譯;劉雷波譯
出版社: 機(jī)械工業(yè)出版社
叢編項(xiàng): 電子與電氣工程叢書
標(biāo) 簽: VHDL

ISBN: 9787111185246 出版時(shí)間: 2006-04-01 包裝: 膠版紙
開(kāi)本: 小16開(kāi) 頁(yè)數(shù): 232 字?jǐn)?shù):  

內(nèi)容簡(jiǎn)介

  本書從VHDL語(yǔ)言的功能特性出發(fā),介紹了VHDL語(yǔ)言的組成元素、描述風(fēng)格、建模特征、測(cè)試平臺(tái)的設(shè)計(jì)技巧等,并詳細(xì)給出了一些經(jīng)過(guò)作者驗(yàn)證的實(shí)例。本書的目的在于向廣大的電子設(shè)計(jì)人員介紹VHDL語(yǔ)言的基本知識(shí)和使用它來(lái)設(shè)計(jì)數(shù)字系統(tǒng)硬件電路的方法,從而使設(shè)計(jì)者擺脫傳統(tǒng)的人工設(shè)計(jì)方法的約束,使數(shù)字系統(tǒng)的設(shè)計(jì)水平上升到一個(gè)新的階段。.本書適合作為計(jì)算機(jī)科學(xué)及其相關(guān)專業(yè)的教材或參考書,也可供工程技術(shù)人員參考。..本書作者J.Bhasker是世界領(lǐng)先的VHDL課程的開(kāi)發(fā)者,本書包括目前最流行的IEEESTD_LOGIC_1164程序包內(nèi)容。本書的擴(kuò)展硬件建模涵蓋了對(duì)規(guī)則結(jié)構(gòu)、延遲、條件操作、狀態(tài)機(jī)、Moore和Mealy有限狀態(tài)機(jī)及時(shí)鐘分頻器等的建模,此外還包括文本I/O和測(cè)試平臺(tái)等內(nèi)容,并提供許多擴(kuò)展實(shí)例。...

作者簡(jiǎn)介

  劉雷波于1999年畢業(yè)于清華大學(xué)電子工程系,獲無(wú)線電技術(shù)與信息系統(tǒng)專業(yè)學(xué)士學(xué)位,2004年畢業(yè)于清華大學(xué)微電子學(xué)研究所,獲得電子科學(xué)與技術(shù)專業(yè)博士學(xué)位。2004年至今在清華大學(xué)任教。講授“VISI數(shù)字信號(hào)處理系統(tǒng)——設(shè)計(jì)與實(shí)現(xiàn)”和“數(shù)字集成電路分析與設(shè)計(jì)”課程。研究方向主要包括:圖像編碼理論、集成電路設(shè)計(jì)、數(shù)字信號(hào)處理等。已經(jīng)發(fā)表論文10余篇,申請(qǐng)發(fā)明專利3項(xiàng)。

圖書目錄

第1章  概述        1
1.1 什么是VHDL        1
1.2 歷史        1
1.3 功能        2
1.4 硬件抽象        3
第2章 教程        5
2.1 基本術(shù)語(yǔ)        5
2.2 實(shí)體聲明        6
2.3 結(jié)構(gòu)體        7
2.4 配置聲明        12
2.5 程序包聲明        13
2.6 程序包體        15
2.7 模型分析        15
2.8 仿真        16
第3章 基本語(yǔ)言要素        18
3.1 標(biāo)識(shí)符        18
3.2 數(shù)據(jù)對(duì)象        19
3.3 數(shù)據(jù)類型        21
3.4 操作符        35
第4章 行為模型        38
4.1 實(shí)體聲明        38
4.2 結(jié)構(gòu)體        39
4.3 進(jìn)程語(yǔ)句        40
4.4 變量賦值語(yǔ)句        40
4.5 信號(hào)賦值語(yǔ)句        41
4.6 wait語(yǔ)句        42
4.7 if語(yǔ)句        44
4.8 case語(yǔ)句        45
4.9 null語(yǔ)句        46
4.10 loop語(yǔ)句        46
4.11 exit語(yǔ)句        48
4.12 next語(yǔ)句        48
4.13 assertion語(yǔ)句        49
4.14 report語(yǔ)句        51
4.15 更多關(guān)于信號(hào)賦值的語(yǔ)句        51
4.16 其他順序語(yǔ)句        56
4.17 多進(jìn)程        56
4.18 延遲進(jìn)程        57
第5章 數(shù)據(jù)流建模        59
5.1 并行信號(hào)賦值語(yǔ)句        59
5.2 并行與順序信號(hào)賦值        60
5.3 修正的delta延遲        61
5.4 多驅(qū)動(dòng)器        63
5.5 條件信號(hào)賦值語(yǔ)句        65
5.6 選定信號(hào)賦值語(yǔ)句        66
5.7 UNAFFECTED值        67
5.8 塊語(yǔ)句        67
5.9 并行斷言語(yǔ)句        69
5.10 信號(hào)值        70
第6章 結(jié)構(gòu)建模        72
6.1 例子        72
6.2 元件聲明        72
6.3 元件例化        74
6.4 其他例子        76
6.5 解出信號(hào)值        79
第7章 類屬與配置        80
7.1 類屬        80
7.2 為什么要用配置        82
7.3 配置說(shuō)明        83
7.4 配置聲明        87
7.5 默認(rèn)規(guī)則        90
7.6 轉(zhuǎn)換函數(shù)        90
7.7 直接例化        91
7.8 漸近式綁定        93
第8章 子程序和重載        95
8.1 子程序        95
8.2 子程序重載        101
8.3 操作符重載        103
8.4 簽名        105
8.5 參數(shù)的默認(rèn)值        105
第9章 程序包和庫(kù)        107
9.1 程序包聲明        107
9.2 程序包體        108
9.3 設(shè)計(jì)文件        109
9.4 設(shè)計(jì)庫(kù)        109
9.5 分析順序        110
9.6 隱式可見(jiàn)        110
9.7 顯式可見(jiàn)        111
第10章 高級(jí)特性        114
10.1 實(shí)體語(yǔ)句        114
10.2 生成語(yǔ)句        115
10.3 別名        118
10.4 限定表達(dá)式        120
10.5 類型轉(zhuǎn)換        121
10.6 保護(hù)信號(hào)        122
10.7 屬性        125
10.8 聚合體目標(biāo)        135
10.9 更多關(guān)于塊的語(yǔ)句        135
10.10 共享變量        137
10.11 組        137
10.12 更多關(guān)于端口的內(nèi)容        138
第11章 模型仿真        140
11.1 仿真        140
11.2 寫測(cè)試平臺(tái)        142
11.3 實(shí)數(shù)、整數(shù)轉(zhuǎn)化為時(shí)間類型        149
11.4 將結(jié)果轉(zhuǎn)儲(chǔ)到文本文件        149
11.5 從文本文件中讀取向量        152
11.6 測(cè)試平臺(tái)實(shí)例        154
11.7 存儲(chǔ)器的初始化        155
11.8 可變文件名        157
第12章 硬件建模實(shí)例        159
12.1 實(shí)體接口建模        159
12.2 簡(jiǎn)單元素的建模        159
12.3 建模的不同風(fēng)格        162
12.4 常規(guī)結(jié)構(gòu)的建模        163
12.5 延遲的建模        164
12.6 條件操作的建模        165
12.7 同步邏輯的建模        166
12.8 狀態(tài)機(jī)建模        170
12.9 交互式狀態(tài)機(jī)        171
12.10 Moore FSM的建模        174
12.11 Mealy FSM的建模        175
12.12 類屬優(yōu)先編碼器        176
12.13 簡(jiǎn)化的“21點(diǎn)”程序        177
12.14 時(shí)鐘分頻器        178
12.15 類屬二進(jìn)制乘法器        179
12.16 脈沖計(jì)數(shù)器        182
12.17 桶形移位器        184
12.18 設(shè)計(jì)的層次        185
附錄A 預(yù)定義的環(huán)境        188
附錄B 語(yǔ)法參考        192
附錄C 一個(gè)程序包的實(shí)例        205
附錄D VHDL版本變化內(nèi)容總結(jié)        212
附錄E STD_LOGIC_1164程序包        215
附錄F 一個(gè)有用的程序包        218
參考文獻(xiàn)        224
索引        226

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