VHDL程序設(shè)計(jì)教程

目    錄
第1部分
第1章  VHDL語(yǔ)言基礎(chǔ)    3
1.1  概述    3
1.1.1  硬件描述語(yǔ)言的誕生    3
1.1.2  HDL語(yǔ)言的種類    4
1.1.3  VHDL語(yǔ)言上機(jī)操作條件    5
1.2  VHDL程序的實(shí)體    5
1.2.1  實(shí)體的組成    7
1.2.2  類型說明（可選）    8
1.2.3  端口說明    8
1.2.4  實(shí)體說明部分    10
1.3  VHDL程序的結(jié)構(gòu)體    10
1.3.1  結(jié)構(gòu)體命名    11
1.3.2  信號(hào)定義    11
1.3.3  結(jié)構(gòu)體的行為描述法    13
1.3.4  結(jié)構(gòu)體的數(shù)據(jù)流描述法    14
1.3.5  結(jié)構(gòu)體的結(jié)構(gòu)化描述法    15
1.4  小結(jié)    16
1.5  習(xí)題    17
第2章  VHDL詞法基礎(chǔ)    18
2.1  標(biāo)識(shí)符    18
2.1.1  短標(biāo)識(shí)符    18
2.1.2  擴(kuò)展標(biāo)識(shí)符    18
2.2  對(duì)象    19
2.2.1  常量    20
2.2.2  變量    21
2.2.3  信號(hào)    21
2.2.4  文件    22
2.3  數(shù)據(jù)類型    22
2.3.1  標(biāo)準(zhǔn)定義的數(shù)據(jù)類型    23
2.3.2  用戶定義的數(shù)據(jù)類型    25
2.4  類型轉(zhuǎn)換    28
2.4.1  用類型標(biāo)記法實(shí)現(xiàn)類型轉(zhuǎn)換    28
2.4.2  用函數(shù)法實(shí)現(xiàn)類型轉(zhuǎn)換    28
2.4.3  用常數(shù)實(shí)現(xiàn)類型變換    29
2.4.4  數(shù)據(jù)類型的限定    29
2.4.5  IEEE標(biāo)準(zhǔn)數(shù)據(jù)類型    29
2.5  詞法單元    30
2.5.1  注釋    30
2.5.2  數(shù)字    30
2.5.3  字符、字符串和位串    31
2.6  運(yùn)算操作符    32
2.6.1  邏輯運(yùn)算符    32
2.6.2  算術(shù)運(yùn)算符    32
2.6.3  關(guān)系運(yùn)算符    33
2.6.4  并置運(yùn)算符    34
2.6.5  操作符的運(yùn)算優(yōu)先級(jí)    34
2.7  小結(jié)    35
2.8  習(xí)題    36
第3章  VHDL語(yǔ)法基礎(chǔ)    37
3.1  順序語(yǔ)句    37
3.1.1  IF語(yǔ)句    37
3.1.2  CASE語(yǔ)句    40
3.1.3  LOOP語(yǔ)句    42
3.1.4  REPORT語(yǔ)句    45
3.2  并行語(yǔ)句    45
3.2.1  變量賦值語(yǔ)句    46
3.2.2  信號(hào)代入語(yǔ)句    47
3.2.3  進(jìn)程語(yǔ)句（process）    50
3.2.4  模塊語(yǔ)句（block）    55
3.2.5  過程語(yǔ)句（procedure）    60
3.2.6  函數(shù)語(yǔ)句（function）    62
3.2.7  并行斷言語(yǔ)句（assert）    64
3.2.8  參數(shù)傳遞語(yǔ)句（generic）    65
3.2.9  元件調(diào)用語(yǔ)句（component）    67
3.2.10  端口映射語(yǔ)句（port map）    67
3.2.11  生成語(yǔ)句（generate）    68
3.3  命名規(guī)則及注釋    71
3.4  小結(jié)    72
3.5  習(xí)題    72
第4章  VHDL程序設(shè)計(jì)基礎(chǔ)    73
4.1  層次化設(shè)計(jì)方法    73
4.2  庫(kù)    73
4.2.1  庫(kù)的概念及語(yǔ)法    73
4.2.2  庫(kù)的分類    74
4.3  程序包    75
4.3.1  程序包說明    76
4.3.2  程序包體    77
4.3.3  常用程序包    79
4.4  文件輸入/輸出程序包    86
4.4.1  TEXTIO程序包的語(yǔ)法    86
4.4.2  TEXTIO程序包中的過程函數(shù)    86
4.4.3  TEXTIO程序包的調(diào)用    88
4.5  元件庫(kù)    90
4.5.1  構(gòu)造元件    90
4.5.2  程序打包    96
4.5.3  構(gòu)建元件庫(kù)    97
4.5.4  元件的調(diào)用    98
4.6  元件的配置    99
4.6.1  默認(rèn)連接和默認(rèn)配置    100
4.6.2  元件配置    102
4.6.3  端口映射    104
4.7  塊的配置    105
4.8  參數(shù)指定    108
4.8.1  在結(jié)構(gòu)體中作參數(shù)指定    108
4.8.2  在配置說明中作參數(shù)指定    109
4.9  子程序調(diào)用和重載    112
4.9.1  函數(shù)調(diào)用    113
4.9.2  過程調(diào)用    114
4.9.3  子程序重載    115
4.9.4  運(yùn)算符重載    118
4.9.5  別名（替換名）    120
4.10  子程序變量    120
4.11  小結(jié)    122
4.12  習(xí)題    122

第5章  VHDL程序設(shè)計(jì)實(shí)踐    123
5.1  組合邏輯設(shè)計(jì)    123
5.1.1  門電路    123
5.1.2  編碼器的設(shè)計(jì)    124
5.1.3  譯碼器的設(shè)計(jì)    127
5.1.4  加法器的設(shè)計(jì)    128
5.2  時(shí)序邏輯電路設(shè)計(jì)    130
5.2.1  時(shí)鐘信號(hào)的VHDL描述方法    130
5.2.2  時(shí)序電路中復(fù)位信號(hào)Reset的VHDL描述方法    132
5.3  觸發(fā)器的設(shè)計(jì)    133
5.4  寄存器的設(shè)計(jì)    137
5.4.1  8位通用寄存器    137
5.4.2  串入/串出移位寄存器    137
5.5  計(jì)數(shù)器的設(shè)計(jì)    139
5.5.1  同步計(jì)數(shù)器    139
5.5.2  可逆計(jì)數(shù)器    140
5.5.3  具有數(shù)據(jù)加載、進(jìn)位控制的同步計(jì)數(shù)器    142
5.6  狀態(tài)機(jī)的設(shè)計(jì)    144
5.6.1  Moore型狀態(tài)機(jī)的設(shè)計(jì)    144
5.6.2  狀態(tài)機(jī)的建立過程    145
5.6.3  狀態(tài)機(jī)的復(fù)位    147
5.6.4  狀態(tài)機(jī)信號(hào)輸出方法    153
5.6.5  Mealy型狀態(tài)機(jī)的設(shè)計(jì)    158
5.6.6  容錯(cuò)狀態(tài)機(jī)的設(shè)計(jì)    159
5.7  4位微處理器設(shè)計(jì)    161
5.7.1  設(shè)計(jì)目標(biāo)的層次化分解    161
5.7.2  構(gòu)造微處理器基本元件    162
5.8  小結(jié)    171
5.9  習(xí)題    172
第6章  用VHDL語(yǔ)言進(jìn)行集成電路設(shè)計(jì)    173
6.1  概論    173
6.1.1  電子設(shè)計(jì)技術(shù)的進(jìn)展    174
6.1.2  EDA工程的實(shí)現(xiàn)載體--FPGA器件    176
6.1.3  EDA工程的設(shè)計(jì)語(yǔ)言--VHDL語(yǔ)言    177
6.2  設(shè)計(jì)描述和系統(tǒng)建模    178
6.2.1  IP設(shè)計(jì)和SOC設(shè)計(jì)    178
6.2.2  軟IP核與硬IP核    181
6.2.3  設(shè)計(jì)復(fù)用方法    182
6.3  設(shè)計(jì)綜合    183
6.3.1  高層次綜合概述    184
6.3.2  高層次綜合的范疇    185
6.4  設(shè)計(jì)仿真    188
6.4.1  仿真的概念    188
6.4.2  仿真的層次    190
6.4.3  仿真系統(tǒng)的組成    190
6.4.4  常用仿真方法    191
6.5  集成系統(tǒng)設(shè)計(jì)方法    192
6.5.1  片上系統(tǒng)概念    192
6.5.2  片上系統(tǒng)的設(shè)計(jì)方法    193
6.5.3  可編程系統(tǒng)芯片的設(shè)計(jì)    195
6.5.4  片上系統(tǒng)的測(cè)試方法    199
6.5.5  片上系統(tǒng)設(shè)計(jì)的關(guān)鍵問題    201
6.6  集成電路設(shè)計(jì)的實(shí)驗(yàn)室實(shí)現(xiàn)方法    203
6.6.1  基于VHDL的設(shè)計(jì)描述    203
6.6.2  基于FPGA器件的實(shí)現(xiàn)載體    204
6.6.3  設(shè)計(jì)的實(shí)驗(yàn)室實(shí)現(xiàn)流程    206
6.7  集成電路的版圖設(shè)計(jì)    207
6.7.1  物理設(shè)計(jì)    207
6.7.2  設(shè)計(jì)規(guī)則    208
6.7.3  CMOS電路工藝基礎(chǔ)    210
6.7.4  集成電路版圖全定制設(shè)計(jì)方法    212
6.7.5  版圖綜合（layout synthesis）    212
6.8  集成電路設(shè)計(jì)的工業(yè)實(shí)現(xiàn)    214
6.8.1  半導(dǎo)體產(chǎn)業(yè)模式的轉(zhuǎn)變    214
6.8.2  無晶圓廠的ASIC公司    215
6.8.3  制造代工業(yè)（fountry）    216
6.8.4  IP設(shè)計(jì)業(yè)（chipless）    217
6.8.5  設(shè)計(jì)代工業(yè)（design foundry）    217
6.8.6  設(shè)計(jì)服務(wù)業(yè)（design service）    218
6.9  多項(xiàng)目晶圓流片    221
6.9.1  多項(xiàng)目晶圓的概念    221
6.9.2  多項(xiàng)目晶圓的實(shí)施過程    224
6.9.3  多項(xiàng)目晶圓的發(fā)展    226
6.10  小結(jié)    227
6.11   習(xí)題    228

第2部分
第7章  VHDL程序設(shè)計(jì)實(shí)驗(yàn)上機(jī)指導(dǎo)    231
7.1  集成電路和系統(tǒng)芯片實(shí)驗(yàn)教學(xué)大綱    231
7.2  演示實(shí)驗(yàn)1  EDA工具使用    233
7.3  演示實(shí)驗(yàn)2  集成電路設(shè)計(jì)開發(fā)系統(tǒng)的使用    238
7.4  實(shí)驗(yàn)3  集成電路波形仿真    243
7.5  實(shí)驗(yàn)4  組合邏輯設(shè)計(jì)    245
7.6  實(shí)驗(yàn)5  數(shù)碼管譯碼驅(qū)動(dòng)電路設(shè)計(jì)    245
7.7  實(shí)驗(yàn)6  時(shí)序電路設(shè)計(jì)    249
7.8  實(shí)驗(yàn)7  時(shí)間顯示芯片設(shè)計(jì)    250
7.9  實(shí)驗(yàn)8  片上系統(tǒng)設(shè)計(jì)    253
7.10  小結(jié)    255
附錄  實(shí)驗(yàn)7 timerc.vhd程序設(shè)計(jì)參考    256