EDA技術(shù)與PLD設(shè)計(jì)

　　內(nèi)容簡介目錄內(nèi)容提要本書根據(jù)電子類課程課堂教學(xué)和實(shí)驗(yàn)要求，以提高學(xué)生的實(shí)踐動手能力和工程設(shè)計(jì)能力為目的，對EDA技術(shù)和PLD設(shè)計(jì)的相關(guān)知識進(jìn)行了系統(tǒng)和全面的介紹。本書內(nèi)容新穎，技術(shù)先進(jìn)，由淺入深，既有關(guān)于EDA技術(shù)、大規(guī)模可編程邏輯器件和VHDL硬件描述語言的系統(tǒng)介紹，又有豐富的設(shè)計(jì)應(yīng)用實(shí)例。本書可作為高等院校電子、通信、雷達(dá)、計(jì)算機(jī)應(yīng)用、工業(yè)自動化、儀器儀表、信號與信息處理等學(xué)科本科生或研究生的EDA技術(shù)或數(shù)字系統(tǒng)設(shè)計(jì)課程的教材和實(shí)驗(yàn)指導(dǎo)書，也可作為相關(guān)科研人員的技術(shù)參考書。 目　錄第1章　EDA技術(shù)概述　11.1　EDA技術(shù)及其發(fā)展概況　11.2　EDA技術(shù)的基本特征和設(shè)計(jì)工具　31.2.1　EDA技術(shù)的基本特征　31.2.2　EDA設(shè)計(jì)工具　51.2.3　EDA技術(shù)的優(yōu)勢　81.3　EDA技術(shù)的實(shí)現(xiàn)目標(biāo)和設(shè)計(jì)流程　91.3.1　EDA技術(shù)的實(shí)現(xiàn)目標(biāo)　101.3.2　EDA設(shè)計(jì)主要流程　111.3.3　數(shù)字集成電路的設(shè)計(jì)流程　121.3.4　模擬集成電路的設(shè)計(jì)流程　131.4　硬件描述語言　141.4.1　VHDL　151.4.2　Verilog HDL　151.4.3　ABEL-HDL　161.4.4　Verilog HDL和VHDL的比較　171.5　EDA技術(shù)與ASIC設(shè)計(jì)　181.5.1　ASIC的特點(diǎn)與分類　181.5.2　ASIC的設(shè)計(jì)方法　191.5.3　IP核復(fù)用技術(shù)與SOC設(shè)計(jì)　211.6　EDA技術(shù)的發(fā)展趨勢　24習(xí)題　26第2章　可編程邏輯器件基礎(chǔ)　272.1　概述　272.1.1　可編程邏輯器件發(fā)展歷程　272.1.2　可編程邏輯器件分類　282.1.3　可編程邏輯器件的優(yōu)勢　312.2　PLD器件的基本結(jié)構(gòu)　312.2.1　基本結(jié)構(gòu)　322.2.2　電路符號　332.2.3　PROM　342.2.4　PLA　352.2.5　PAL　372.2.6　GAL　382.3　CPLD/FPGA的結(jié)構(gòu)特點(diǎn)　392.3.1　Lattice公司的CPLD/FPGA　402.3.2　Xilinx公司的CPLD/FPGA　422.3.3　Altera和Actel公司的CPLD/FPGA　452.4　可編程邏輯器件的基本資源　452.4.1　功能單元　462.4.2　輸入-輸出焊盤　472.4.3　布線資源　472.4.4　片內(nèi)RAM　502.5　可編程邏輯器件的編程元件　502.5.1　熔絲型開關(guān)　512.5.2　反熔絲型開關(guān)　512.5.3　浮柵編程元件　522.5.4　基于SRAM的編程元件　552.6　可編程邏輯器件的設(shè)計(jì)與開發(fā)　552.6.1　CPLD/FPGA設(shè)計(jì)流程　562.6.2　CPLD/FPGA開發(fā)工具　582.7　可編程邏輯器件的測試技術(shù)　612.7.1　邊界掃描測試法概述　612.7.2　JTAG邊界掃描寄存器　622.7.3　JTAG BST的操作控制　64習(xí)題　66第3章　Altera的CPLD/FPGA　683.1　概述　683.2　Altera的CPLD結(jié)構(gòu)特點(diǎn)　723.3　Altera的FPGA結(jié)構(gòu)特點(diǎn)　763.3.1　ACEX 1K器件的結(jié)構(gòu)　763.3.2　APEX 20K/20KE器件的結(jié)構(gòu)　833.4　Altera的CPLD/FPGA的配置　943.4.1　ByteBlaster及其使用　943.4.2　CPLD器件的配置　963.4.3　FPGA器件的配置　97習(xí)題　102第4章　原理圖輸入設(shè)計(jì)方式　1034.1　原理圖設(shè)計(jì)的流程　1034.2　Quartus II原理圖設(shè)計(jì)　1064.2.1　半加器原理圖輸入　1064.2.2　半加器編譯　1114.2.3　半加器仿真　1134.2.4　全加器設(shè)計(jì)與仿真　1164.3　MAX+plus II原理圖設(shè)計(jì)　1184.3.1　原理圖設(shè)計(jì)輸入　1184.3.2　編譯與手動調(diào)整　1234.3.3　仿真與時(shí)間特性分析　1274.3.4　編程下載　1314.4　基于LPM宏單元庫的設(shè)計(jì)　1344.4.1　LPM宏單元庫　1344.4.2　LPM設(shè)計(jì)舉例　136習(xí)題　138第5章　HDL輸入設(shè)計(jì)方式　1415.1　HDL輸入設(shè)計(jì)的流程　1415.2　MAX+plus II的VHDL輸入設(shè)計(jì)　1425.2.1　源文件編輯輸入　1425.2.2　編譯、仿真與測試　1455.2.3　MAX+plus II在Windows 2000上的安裝設(shè)置　1515.3　Quartus II的VHDL輸入設(shè)計(jì)　1515.3.1　創(chuàng)建工程文件　1515.3.2　編譯　1535.3.3　仿真　1555.4　Quartus II設(shè)計(jì)正弦信號發(fā)生器　1575.4.1　頂層VHDL文件設(shè)計(jì)　1575.4.2　正弦信號數(shù)據(jù)ROM定制　1615.4.3　仿真與測試　1645.4.4　使用嵌入式邏輯分析儀進(jìn)行實(shí)時(shí)測試　1675.5　Synplify Pro的VHDL輸入設(shè)計(jì)　1705.5.1　用Synplify Pro綜合的過程　1725.5.2　Synplify Pro與MAX+plus II的接口　1765.5.3　Synplify Pro與Quartus II的接口　1775.6　Synplify的VHDL輸入設(shè)計(jì)　178習(xí)題　182第6章　VHDL語言初步　1836.1　VHDL的程序結(jié)構(gòu)　1836.1.1　半加器的VHDL描述　1836.1.2　實(shí)體　1846.1.3　結(jié)構(gòu)體　1856.2　VHDL的基本語法　1876.2.1　數(shù)據(jù)對象　1876.2.2　數(shù)據(jù)類型　1896.2.3　VHDL的運(yùn)算操作符　1906.3　并行賦值語句　1916.3.1　簡單信號賦值語句　1916.3.2　條件信號賦值語句（when-else語句）　1926.3.3　選擇信號賦值語句（with-select語句）　1936.4　進(jìn)程（process）語句　1936.5　順序賦值語句　1956.5.1　if語句　1956.5.2　case語句　1966.6　VHDL描述組合邏輯電路　1976.6.1　七段顯示譯碼器　1976.6.2　雙向總線　1986.6.3　優(yōu)先編碼器　1996.6.4　8位加法器　2006.7　VHDL描述時(shí)序邏輯電路　2016.7.1　觸發(fā)器　2016.7.2　寄存器　2036.7.3　計(jì)數(shù)器　2046.7.4　狀態(tài)圖描述　206習(xí)題　207第7章　VHDL數(shù)字系統(tǒng)設(shè)計(jì)方法及舉例　2107.1　結(jié)構(gòu)化設(shè)計(jì)方法與舉例　2107.1.1　結(jié)構(gòu)化設(shè)計(jì)方法　2107.1.2　結(jié)構(gòu)化設(shè)計(jì)舉例：數(shù)字跑表　2137.1.3　結(jié)構(gòu)化設(shè)計(jì)舉例：數(shù)字頻率計(jì)　2207.1.4　結(jié)構(gòu)化設(shè)計(jì)舉例：音樂演奏電路　2237.2　寄存器傳輸級設(shè)計(jì)及舉例　2277.2.1　算術(shù)狀態(tài)機(jī)　2277.2.2　寄存器傳輸級定義　2297.2.3　寄存器傳輸級設(shè)計(jì)方法　2307.2.4　寄存器傳輸級設(shè)計(jì)舉例：二進(jìn)制乘法器　2347.2.5　寄存器傳輸級設(shè)計(jì)舉例：正負(fù)脈寬數(shù)控信號發(fā)生器　2377.2.6　寄存器傳輸級設(shè)計(jì)舉例：十字路口交通信號控制系統(tǒng)　240習(xí)題　243第8章　VHDL在通信系統(tǒng)中的應(yīng)用實(shí)例　2468.1　時(shí)鐘匹配隊(duì)列　2468.1.1　時(shí)鐘匹配隊(duì)列原理　2468.1.2　從算法模型到VHDL描述的轉(zhuǎn)換　2478.2　BCH編碼和譯碼　2508.2.1　BCH編碼原理　2508.2.2　BCH的譯碼　2548.2.3　BCH譯碼的校正子計(jì)算實(shí)例代碼　2588.3　塊交織和反交織　2678.3.1　交織器基本原理　2678.3.2　塊交織實(shí)現(xiàn)原理　2688.3.3　交織/解交織實(shí)現(xiàn)代碼　2708.4　卷積編碼和Viterbi譯碼　2778.4.1　卷積編碼原理　2778.4.2　卷積編碼的實(shí)現(xiàn)代碼　2788.4.3　Viterbi譯碼的基本原理　2818.4.4　Viterbi譯碼的實(shí)現(xiàn)　2828.4.5　Viterbi譯碼實(shí)例代碼　285習(xí)題　299附錄　EDA實(shí)驗(yàn)系統(tǒng)簡介　300參考文獻(xiàn)　307

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