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當(dāng)前位置: 首頁出版圖書科學(xué)技術(shù)工業(yè)技術(shù)自動(dòng)化技術(shù)、計(jì)算技術(shù)現(xiàn)代電子技術(shù)基礎(chǔ)(數(shù)字部分)

現(xiàn)代電子技術(shù)基礎(chǔ)(數(shù)字部分)

現(xiàn)代電子技術(shù)基礎(chǔ)(數(shù)字部分)

定 價(jià):¥38.00

作 者: 臧春華 等編著
出版社: 北京航空航天大學(xué)出版社
叢編項(xiàng): 國防科工委十五規(guī)劃教材
標(biāo) 簽: 電子技術(shù)

ISBN: 9787810775694 出版時(shí)間: 2005-02-01 包裝: 膠版紙
開本: 小16開 頁數(shù): 388 字?jǐn)?shù):  

內(nèi)容簡介

  內(nèi)容簡介目錄為適應(yīng)現(xiàn)代數(shù)字技術(shù)的飛速發(fā)展,本書對(duì)傳統(tǒng)教學(xué)內(nèi)容進(jìn)行了較大幅度的更新,進(jìn)一步精簡了傳統(tǒng)的數(shù)字器件和設(shè)計(jì)方法,突出EDA設(shè)計(jì)技術(shù)和數(shù)字系統(tǒng)設(shè)計(jì)方法。全書主要內(nèi)容包括:數(shù)制與編碼;邏輯函數(shù)及其化簡;組合電路分析與設(shè)計(jì);時(shí)序電路分析與設(shè)計(jì);數(shù)字系統(tǒng)設(shè)計(jì)與設(shè)計(jì)自動(dòng)化;硬件描述語言VHDL;可編程邏輯器件CPLD/FPGA的原理與應(yīng)用;數(shù)/模與模/數(shù)轉(zhuǎn)換;數(shù)字電路測試和可測性設(shè)計(jì)等。本書可作為高等院校電子信息類、電氣信息類、自動(dòng)控制類和計(jì)算機(jī)類各專業(yè)的教材,也可作為相關(guān)工程技術(shù)人員的參考書。 引言第1章 數(shù)制與編碼1.1 數(shù)制31.1.1 十進(jìn)制31.1.2 二進(jìn)制41.1.3 八進(jìn)制和十六進(jìn)制41.1.4 數(shù)制轉(zhuǎn)換51.1.5 二進(jìn)制數(shù)的算術(shù)運(yùn)算81.2 編碼101.2.1 二進(jìn)制編碼101.2.2 帶符號(hào)數(shù)的編碼及運(yùn)算121.2.3 二―十進(jìn)制碼151.2.4 字符編碼181.2.5 可靠性編碼20習(xí)題21第2章 邏輯函數(shù)及其化簡2.1 邏輯代數(shù)基礎(chǔ)232.1.1 邏輯函數(shù)的基本概念232.1.2 邏輯代數(shù)的基本運(yùn)算與復(fù)合運(yùn)算232.2 邏輯代數(shù)的基本公式和規(guī)則292.2.1 基本公式292.2.2 常用規(guī)則302.3 邏輯函數(shù)和邏輯表達(dá)式322.3.1 邏輯函數(shù)的表示方法322.3.2 與或式與最小項(xiàng)表達(dá)式342.3.3 或與式與最大項(xiàng)表達(dá)式352.3.4 邏輯圖382.3.5 邏輯函數(shù)的代數(shù)法化簡402.4 邏輯函數(shù)的卡諾圖化簡422.4.1 卡諾圖的構(gòu)成422.4.2 用卡諾圖表示邏輯函數(shù)432.4.3 用卡諾圖化簡邏輯函數(shù)462.4.4 未完全規(guī)定的邏輯函數(shù)及其化簡50習(xí)題53第3章 組合邏輯電路3.1 數(shù)字集成器件簡介563.1.1 集成電路的主要電氣指標(biāo)573.1.2 邏輯電路的輸出結(jié)構(gòu)603.1.3 正邏輯和負(fù)邏輯623.1.4 常用門電路及邏輯符號(hào)633.2 常用組合邏輯模塊643.2.1 并行加法器643.2.2 數(shù)值比較器663.2.3 編碼器683.2.4 譯碼器693.2.5 數(shù)據(jù)選擇器733.3 組合電路分析773.4 組合電路設(shè)計(jì)813.4.1 用SSI設(shè)計(jì)組合電路823.4.2 用MSI設(shè)計(jì)組合電路873.4.3 功能分解的設(shè)計(jì)方法913.5 競爭與險(xiǎn)象943.5.1 邏輯險(xiǎn)象及其消除方法943.5.2 功能險(xiǎn)象963.5.3 險(xiǎn)象的排除96習(xí)題97第4章 時(shí)序電路分析4.1 時(shí)序電路概述1044.2 集成觸發(fā)器及其應(yīng)用1054.2.1 基本RS觸發(fā)器1064.2.2 時(shí)鐘RS觸發(fā)器1114.2.3 D觸發(fā)器1134.2.4 JK觸發(fā)器1184.2.5 T觸發(fā)器1204.2.6 異步計(jì)數(shù)器1214.3 同步時(shí)序電路分析1234.3.1 米里型電路的分析1244.3.2 莫爾型電路的分析1284.3.3 復(fù)雜電路的功能表描述1314.3.4 自啟動(dòng)1324.3.5 異步信號(hào)的同步化1364.4 集成計(jì)數(shù)器及其應(yīng)用1384.4.1 同步加法計(jì)數(shù)器741631394.4.2 異步加/減(可逆)計(jì)數(shù)器741921474.4.3 計(jì)數(shù)器應(yīng)用實(shí)例:數(shù)字鐘1514.5 集成移位寄存器及其應(yīng)用1534.5.1 四位雙向移位寄存器741941544.5.2 移位寄存器的應(yīng)用實(shí)例:汽車尾燈控制電路1614.6 隨機(jī)訪問存儲(chǔ)器與快閃存儲(chǔ)器1634.6.1 隨機(jī)訪問存儲(chǔ)器1644.6.2 快閃存儲(chǔ)器174習(xí)題176第5章 同步時(shí)序電路設(shè)計(jì)5.1 同步時(shí)序電路的建模1865.1.1 根據(jù)輸入序列推導(dǎo)狀態(tài)表(圖)1865.1.2 根據(jù)輸出序列推導(dǎo)狀態(tài)表(圖) 1905.2 用觸發(fā)器實(shí)現(xiàn)同步時(shí)序電路1915.3 用MSI時(shí)序模塊設(shè)計(jì)同步時(shí)序電路2025.3.1 以集成計(jì)數(shù)器為核心設(shè)計(jì)同步時(shí)序電路2025.3.2 以多D觸發(fā)器為核心設(shè)計(jì)同步時(shí)序電路2085.4 應(yīng)用設(shè)計(jì)實(shí)例:鐵路和公路交叉路口自動(dòng)交通控制器的設(shè)計(jì)211習(xí)題218第6章 數(shù)字系統(tǒng)設(shè)計(jì)與設(shè)計(jì)自動(dòng)化6.1 數(shù)字系統(tǒng)設(shè)計(jì)初步2226.1.1 算法設(shè)計(jì)2236.1.2 數(shù)據(jù)處理單元設(shè)計(jì)2266.1.3 控制單元設(shè)計(jì)2286.2 計(jì)算機(jī)的組織結(jié)構(gòu)2376.2.1 計(jì)算機(jī)的基本結(jié)構(gòu)2376.2.2 簡單CPU的有限狀態(tài)機(jī)2386.3 數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化2436.3.1 邏輯驗(yàn)證與邏輯模擬2446.3.2 邏輯綜合與優(yōu)化2476.4 硬件描述語言VHDL2516.4.1 VHDL基本結(jié)構(gòu)2526.4.2 數(shù)據(jù)對(duì)象、類型及運(yùn)算符2566.4.3 順序語句2606.4.4 并行語句2636.4.5 子程序2696.4.6 程序包與設(shè)計(jì)庫2736.4.7 元件配置2756.4.8 VHDL描述實(shí)例278習(xí)題285第7章 可編程邏輯器件及其應(yīng)用7.1 PLD的基本原理2887.1.1 PLD的基本組成2897.1.2 PLD內(nèi)部電路的表示方法2907.1.3 PLD的編程方法2917.2 簡單可編程邏輯器件SPLD2927.2.1 可編程只讀存儲(chǔ)器PROM2927.2.2 可編程邏輯陣列PLA2957.2.3 可編程陣列邏輯PAL2967.2.4 通用陣列邏輯GAL2997.3 高密度可編程邏輯器件HDPLD3027.3.1 CPLD組成與特點(diǎn)3027.3.2 FPGA組成與特點(diǎn)3057.3.3 連線確定的FPGA3087.3.4 HDPLD編程技術(shù)3117.4 常用可編程邏輯器件及其開發(fā)工具3177.4.1 Lattice公司的CPLD/FPGA與開發(fā)軟件3177.4.2 Altera公司的CPLD/FPGA及開發(fā)工具3187.4.3 Xilinx公司的CPLD/FPGA和開發(fā)平臺(tái)3197.5 PLD應(yīng)用舉例321習(xí)題326第8章 集成數(shù)/模和模/數(shù)轉(zhuǎn)換器8.1 集成數(shù)/模轉(zhuǎn)換器(DAC)3288.1.1 集成D/A轉(zhuǎn)換技術(shù)3298.1.2 DAC的主要技術(shù)指標(biāo)3328.1.3 DAC的選用3348.1.4 典型集成DAC及其應(yīng)用3348.2 集成模/數(shù)轉(zhuǎn)換器(ADC)3378.2.1 A/D轉(zhuǎn)換的步驟3378.2.2 集成A/D轉(zhuǎn)換技術(shù)3408.2.3 ADC的主要技術(shù)指標(biāo)3498.2.4 ADC的選用3508.2.5 典型集成ADC及其應(yīng)用351習(xí)題354第9章 數(shù)字電路測試和可測性設(shè)計(jì)9.1 數(shù)字電路的故障檢測3589.1.1 故障模型與測試碼3589.1.2 組合電路的測試生成3609.1.3 同步時(shí)序電路的測試3649.2 數(shù)字電路的可測性設(shè)計(jì)3659.2.1 可控制性和可觀察性3659.2.2 增加控制點(diǎn)與觀察點(diǎn)的方法3679.2.3 掃描設(shè)計(jì)技術(shù)3719.3 邊界掃描設(shè)計(jì)3739.3.1 邊界掃描芯片的結(jié)構(gòu)3749.3.2 板級(jí)邊界掃描設(shè)計(jì)3779.3.3 系統(tǒng)級(jí)邊界掃描結(jié)構(gòu)3799.4 內(nèi)自測試3809.4.1 內(nèi)自測試的組成3809.4.2 特征分析器3819.4.3 內(nèi)建邏輯模塊觀察器383習(xí)題384參考文獻(xiàn)

作者簡介

暫缺《現(xiàn)代電子技術(shù)基礎(chǔ)(數(shù)字部分)》作者簡介

圖書目錄

第1章 數(shù)制與編碼
1.1 數(shù)制3
1.1.1 十進(jìn)制3
1.1.2 二進(jìn)制4
1.1.3 八進(jìn)制和十六進(jìn)制4
1.1.4 數(shù)制轉(zhuǎn)換5
1.1.5 二進(jìn)制數(shù)的算術(shù)運(yùn)算8
1.2 編碼10
1.2.1 二進(jìn)制編碼10
1.2.2 帶符號(hào)數(shù)的編碼及運(yùn)算12
1.2.3 二―十進(jìn)制碼15
1.2.4 字符編碼18
1.2.5 可靠性編碼20
習(xí)題21
第2章 邏輯函數(shù)及其化簡
2.1 邏輯代數(shù)基礎(chǔ)23
2.1.1 邏輯函數(shù)的基本概念23
2.1.2 邏輯代數(shù)的基本運(yùn)算與復(fù)合運(yùn)算23
2.2 邏輯代數(shù)的基本公式和規(guī)則29
2.2.1 基本公式29
2.2.2 常用規(guī)則30
2.3 邏輯函數(shù)和邏輯表達(dá)式32
2.3.1 邏輯函數(shù)的表示方法32
2.3.2 與或式與最小項(xiàng)表達(dá)式34
2.3.3 或與式與最大項(xiàng)表達(dá)式35
2.3.4 邏輯圖38
2.3.5 邏輯函數(shù)的代數(shù)法化簡40
2.4 邏輯函數(shù)的卡諾圖化簡42
2.4.1 卡諾圖的構(gòu)成42
2.4.2 用卡諾圖表示邏輯函數(shù)43
2.4.3 用卡諾圖化簡邏輯函數(shù)46
2.4.4 未完全規(guī)定的邏輯函數(shù)及其化簡50
習(xí)題53
第3章 組合邏輯電路
3.1 數(shù)字集成器件簡介56
3.1.1 集成電路的主要電氣指標(biāo)57
3.1.2 邏輯電路的輸出結(jié)構(gòu)60
3.1.3 正邏輯和負(fù)邏輯62
3.1.4 常用門電路及邏輯符號(hào)63
3.2 常用組合邏輯模塊64
3.2.1 并行加法器64
3.2.2 數(shù)值比較器66
3.2.3 編碼器68
3.2.4 譯碼器69
3.2.5 數(shù)據(jù)選擇器73
3.3 組合電路分析77
3.4 組合電路設(shè)計(jì)81
3.4.1 用SSI設(shè)計(jì)組合電路82
3.4.2 用MSI設(shè)計(jì)組合電路87
3.4.3 功能分解的設(shè)計(jì)方法91
3.5 競爭與險(xiǎn)象94
3.5.1 邏輯險(xiǎn)象及其消除方法94
3.5.2 功能險(xiǎn)象96
3.5.3 險(xiǎn)象的排除96
習(xí)題97
第4章 時(shí)序電路分析
4.1 時(shí)序電路概述104
4.2 集成觸發(fā)器及其應(yīng)用105
4.2.1 基本RS觸發(fā)器106
4.2.2 時(shí)鐘RS觸發(fā)器111
4.2.3 D觸發(fā)器113
4.2.4 JK觸發(fā)器118
4.2.5 T觸發(fā)器120
4.2.6 異步計(jì)數(shù)器121
4.3 同步時(shí)序電路分析123
4.3.1 米里型電路的分析124
4.3.2 莫爾型電路的分析128
4.3.3 復(fù)雜電路的功能表描述131
4.3.4 自啟動(dòng)132
4.3.5 異步信號(hào)的同步化136
4.4 集成計(jì)數(shù)器及其應(yīng)用138
4.4.1 同步加法計(jì)數(shù)器74163139
4.4.2 異步加/減(可逆)計(jì)數(shù)器74192147
4.4.3 計(jì)數(shù)器應(yīng)用實(shí)例——數(shù)字鐘151
4.5 集成移位寄存器及其應(yīng)用153
4.5.1 四位雙向移位寄存器74194154
4.5.2 移位寄存器的應(yīng)用實(shí)例——汽車尾燈控制電路161
4.6 隨機(jī)訪問存儲(chǔ)器與快閃存儲(chǔ)器163
4.6.1 隨機(jī)訪問存儲(chǔ)器164
4.6.2 快閃存儲(chǔ)器174
習(xí)題176
第5章 同步時(shí)序電路設(shè)計(jì)
5.1 同步時(shí)序電路的建模186
5.1.1 根據(jù)輸入序列推導(dǎo)狀態(tài)表(圖)186
5.1.2 根據(jù)輸出序列推導(dǎo)狀態(tài)表(圖) 190
5.2 用觸發(fā)器實(shí)現(xiàn)同步時(shí)序電路191
5.3 用MSI時(shí)序模塊設(shè)計(jì)同步時(shí)序電路202
5.3.1 以集成計(jì)數(shù)器為核心設(shè)計(jì)同步時(shí)序電路202
5.3.2 以多D觸發(fā)器為核心設(shè)計(jì)同步時(shí)序電路208
5.4 應(yīng)用設(shè)計(jì)實(shí)例——鐵路和公路交叉路口自動(dòng)交通控制器的設(shè)計(jì)211
習(xí)題218
第6章 數(shù)字系統(tǒng)設(shè)計(jì)與設(shè)計(jì)自動(dòng)化
6.1 數(shù)字系統(tǒng)設(shè)計(jì)初步222
6.1.1 算法設(shè)計(jì)223
6.1.2 數(shù)據(jù)處理單元設(shè)計(jì)226
6.1.3 控制單元設(shè)計(jì)228
6.2 計(jì)算機(jī)的組織結(jié)構(gòu)237
6.2.1 計(jì)算機(jī)的基本結(jié)構(gòu)237
6.2.2 簡單CPU的有限狀態(tài)機(jī)238
6.3 數(shù)字系統(tǒng)設(shè)計(jì)自動(dòng)化243
6.3.1 邏輯驗(yàn)證與邏輯模擬244
6.3.2 邏輯綜合與優(yōu)化247
6.4 硬件描述語言VHDL251
6.4.1 VHDL基本結(jié)構(gòu)252
6.4.2 數(shù)據(jù)對(duì)象、類型及運(yùn)算符256
6.4.3 順序語句260
6.4.4 并行語句263
6.4.5 子程序269
6.4.6 程序包與設(shè)計(jì)庫273
6.4.7 元件配置275
6.4.8 VHDL描述實(shí)例278
習(xí)題285
第7章 可編程邏輯器件及其應(yīng)用
7.1 PLD的基本原理288
7.1.1 PLD的基本組成289
7.1.2 PLD內(nèi)部電路的表示方法290
7.1.3 PLD的編程方法291
7.2 簡單可編程邏輯器件SPLD292
7.2.1 可編程只讀存儲(chǔ)器PROM292
7.2.2 可編程邏輯陣列PLA295
7.2.3 可編程陣列邏輯PAL296
7.2.4 通用陣列邏輯GAL299
7.3 高密度可編程邏輯器件HDPLD302
7.3.1 CPLD組成與特點(diǎn)302
7.3.2 FPGA組成與特點(diǎn)305
7.3.3 連線確定的FPGA308
7.3.4 HDPLD編程技術(shù)311
7.4 常用可編程邏輯器件及其開發(fā)工具317
7.4.1 Lattice公司的CPLD/FPGA與開發(fā)軟件317
7.4.2 Altera公司的CPLD/FPGA及開發(fā)工具318
7.4.3 Xilinx公司的CPLD/FPGA和開發(fā)平臺(tái)319
7.5 PLD應(yīng)用舉例321
習(xí)題326
第8章 集成數(shù)/模和模/數(shù)轉(zhuǎn)換器
8.1 集成數(shù)/模轉(zhuǎn)換器(DAC)328
8.1.1 集成D/A轉(zhuǎn)換技術(shù)329
8.1.2 DAC的主要技術(shù)指標(biāo)332
8.1.3 DAC的選用334
8.1.4 典型集成DAC及其應(yīng)用334
8.2 集成模/數(shù)轉(zhuǎn)換器(ADC)337
8.2.1 A/D轉(zhuǎn)換的步驟337
8.2.2 集成A/D轉(zhuǎn)換技術(shù)340
8.2.3 ADC的主要技術(shù)指標(biāo)349
8.2.4 ADC的選用350
8.2.5 典型集成ADC及其應(yīng)用351
習(xí)題354
第9章 數(shù)字電路測試和可測性設(shè)計(jì)
9.1 數(shù)字電路的故障檢測358
9.1.1 故障模型與測試碼358
9.1.2 組合電路的測試生成360
9.1.3 同步時(shí)序電路的測試364
9.2 數(shù)字電路的可測性設(shè)計(jì)365
9.2.1 可控制性和可觀察性365
9.2.2 增加控制點(diǎn)與觀察點(diǎn)的方法367
9.2.3 掃描設(shè)計(jì)技術(shù)371
9.3 邊界掃描設(shè)計(jì)373
9.3.1 邊界掃描芯片的結(jié)構(gòu)374
9.3.2 板級(jí)邊界掃描設(shè)計(jì)377
9.3.3 系統(tǒng)級(jí)邊界掃描結(jié)構(gòu)379
9.4 內(nèi)自測試380
9.4.1 內(nèi)自測試的組成380
9.4.2 特征分析器381
9.4.3 內(nèi)建邏輯模塊觀察器383
習(xí)題384
參考文獻(xiàn)

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