EDA工程的理論與實(shí)踐：SOC系統(tǒng)芯片設(shè)計

第1章  緒論
 1. 1  EDA工程概論
 1. 1. 1  概述
 1. 1. 2  EDA工程的實(shí)現(xiàn)載體
 1. 1. 3  EDA工程的設(shè)計語言
 1. 1. 4  EDA工程的基本特征
 1. 1. 5  EDA工程的學(xué)科范疇
 1. 2  EDA工程發(fā)展歷程
 1. 3  EDA工程與其他學(xué)科
 1. 3. 1  EDA工程學(xué)科與微電子技術(shù)的關(guān)系
 1. 3. 2  EDA工程促進(jìn)其他學(xué)科的發(fā)展
第2章  EDA工程設(shè)計方法
 2. 1  EDA工程的設(shè)計方法
 2. 2  IC設(shè)計描述法
 2. 2. 1  集成電路設(shè)計的描述方法
 2. 2. 2  行為描述法
 2. 3  IP復(fù)用方法
 2. 3. 1  問題的提出
 2. 3. 2  軟IP核與硬IP核
 2. 3. 3  設(shè)計復(fù)用方法
 2. 3. 4  基于IP模塊的設(shè)計技術(shù)
 2. 4  以集成平臺為基礎(chǔ)的設(shè)計方法
 2. 4. 1  集成平臺的概念
 2. 4. 2  集成平臺的結(jié)構(gòu)
 2. 4. 3  集成平臺的發(fā)展
 2. 5  EDA工程集成設(shè)計環(huán)境IDE
 2. 5. 1  集成設(shè)計環(huán)境的概念
 2. 5. 2  趨向集成化的EDA工具平臺
 2. 5. 3  集成設(shè)計環(huán)境介紹
 2. 6  虛擬器件協(xié)同設(shè)計環(huán)境
 2. 7  軟. 硬件協(xié)同設(shè)計方法
 2. 7. 1  軟. 硬件協(xié)同設(shè)計語言
 2. 7. 2  軟. 硬件劃分的問題
 2. 7. 3  軟. 硬件協(xié)同設(shè)計工具
 2. 8  EDA工程的分層設(shè)計方法
 2. 8. 1  層次設(shè)計方法概述
 2. 8. 2  層次設(shè)計方法實(shí)例--4位微處理器設(shè)計
 2. 9  EDA工程的仿生學(xué)方法
 2. 9. 1  概述
 2. 9. 2  進(jìn)化硬件
 2. 9. 3  POE模型
 2. 9. 4  電子胚胎結(jié)構(gòu)模型
 2. 9. 5  仿生SOC芯片模型
 2. 10  EDA工程綜合方法
 2. 10. 1  綜合的概念
 2. 10. 2  邏輯電路綜合
 2. 10. 3  時序電路綜合
 2. 10. 4  用EDA工具進(jìn)行自動綜合
 2. 11  EDA工程仿真方法
 2. 11. 1  概述
 2. 11. 2  仿真方法
 2. 11. 3  功能仿真
第3章  SOC設(shè)計流程規(guī)劃
 3. 1  流程的概念
 3. 1. 1  EDA工程方法與設(shè)計流程
 3. 1. 2  集成電路產(chǎn)業(yè)流程
 3. 1. 3  系統(tǒng)層與算法層設(shè)計流程
 3. 1. 4  高層次綜合設(shè)計流程
 3. 2  系統(tǒng)級芯片驗(yàn)證流程
 3. 3  基于模塊的設(shè)計流程
 3. 3. 1  設(shè)計環(huán)境
 3. 3. 2  設(shè)計流程
 3. 4  系統(tǒng)芯片SOC設(shè)計方法
 3. 4. 1  系統(tǒng)芯片SOC概念
 3. 4. 2  系統(tǒng)芯片對IC產(chǎn)業(yè)的影響
 3. 4. 3  系統(tǒng)芯片的一般設(shè)計方法
 3. 4. 4  系統(tǒng)芯片的分層設(shè)計方法
 3. 4. 5  系統(tǒng)芯片的集成設(shè)計方法
 3. 4. 6  系統(tǒng)芯片設(shè)計的關(guān)鍵問題
 3. 5  可編程系統(tǒng)級芯片
 3. 5. 1  可編程系統(tǒng)級芯片的結(jié)構(gòu)
 3. 5. 2  可編程系統(tǒng)級芯片的設(shè)計方法
 3. 6  系統(tǒng)芯片的測試方法
 3. 7  系統(tǒng)芯片的設(shè)計實(shí)例
 3. 7. 1  單片微處理器芯片
 3. 7. 2  多處理器系統(tǒng)芯片
 3. 8  系統(tǒng)芯片SOC展望
 第4章  VerilogHDL語言
 4. 1  概述
 4. 1. 1  硬件描述語言的發(fā)展歷史
 4. 1. 2  HDL語言的主要特征
 4. 1. 3  VerilogHDL與VHDL的比較
 4. 1. 4  設(shè)計方法
 4. 1. 5  硬件描述語言的發(fā)展
 4. 2  程序結(jié)構(gòu)
 4. 3  詞法約定
 4. 3. 1  詞法
 4. 3. 2  字符串
 4. 3. 3  標(biāo)志符關(guān)鍵字和系統(tǒng)名稱
 4. 4  數(shù)據(jù)類型
 4. 4. 1  物理數(shù)據(jù)類型
 4. 4. 2  抽象數(shù)據(jù)類型
 4. 5  運(yùn)算符和表達(dá)式
 4. 5. 1  算術(shù)運(yùn)算符
 4. 5. 2  符號運(yùn)算符
 4. 5. 3  關(guān)系運(yùn)算符
 4. 5. 4  邏輯運(yùn)算符
 4. 5. 5  位邏輯運(yùn)算符
 4. 5. 6  一元約簡運(yùn)算符
 4. 5. 7  其他運(yùn)算符
 4. 5. 8  運(yùn)算符優(yōu)先級排序
 4. 6  控制結(jié)構(gòu)
 4. 6. 1  選擇結(jié)構(gòu)
 4. 6. 2  重復(fù)結(jié)構(gòu)
 4. 7  其他語句
 4. 7. 1  參數(shù)語句
 4. 7. 2  連續(xù)賦值語句
 4. 7. 3  阻塞和無阻塞過程賦值
 4. 7. 4  任務(wù)和函數(shù)結(jié)構(gòu)
 4. 8  時序控制
 4. 8. 1  延遲控制
 4. 8. 2  事件
 4. 8. 3  等待語句
 4. 8. 4  延遲定義塊
 4. 9  Vedlog_XL仿真
 4. 10  設(shè)計練習(xí)
 4. 10. 1  簡單的組合邏輯設(shè)計
 4. 10. 2  簡單時序邏輯電路的設(shè)計
 4. 10. 3  利用條件語句實(shí)現(xiàn)較復(fù)雜的時序邏輯電路
 4. 10. 4  設(shè)計時序邏輯時采用阻塞賦值與非阻塞賦值的區(qū)別
 4. 10. 5  用always塊實(shí)現(xiàn)較復(fù)雜的組合邏輯電路
 4. 10. 6  在VerilogHDL中使用函數(shù)
 4. 10. 7  在VerilogHDL中使用任務(wù)
 4. 10. 8  利用有限狀態(tài)機(jī)進(jìn)行復(fù)雜時序邏輯的設(shè)計
第5章  VHDL程序設(shè)計基石出
 5. 1  VHDL程序結(jié)構(gòu)
 5. 1. 1  實(shí)體及實(shí)體說明
 5. 1. 2  類屬說明和端口說明
 5. 1. 3  結(jié)構(gòu)體及其描述方法
 5. 1. 4  庫. 程序包及其配置
 5. 2  VHDL語言的客體及其分類
 5. 2. 1  標(biāo)志符
 5. 2. 2  對象
 5. 2. 3  數(shù)據(jù)類型
 5. 2. 4  類型轉(zhuǎn)換
 5. 2. 5  運(yùn)算操作符
 5. 3  VHDL語法基礎(chǔ)
 5. 3. 1  并行語句
 5. 3. 2  順序語句
 5. 4  組合邏輯設(shè)計
 5. 4. 1  門電路
 5. 4. 2  編碼器. 譯碼器和選擇器電路
 5. 5  時序邏輯電路設(shè)計
 5. 5. 1  時鐘信號的VHDL描述方法
 5. 5. 2  時序電路中復(fù)位信號Reset的VHDL描述方法
 5. 5. 3  時序電路基礎(chǔ)模塊之一--觸發(fā)器的設(shè)計
 5. 5. 4  時序電路基礎(chǔ)模塊之二--寄存器的設(shè)計
 5. 5. 5  時序電路基礎(chǔ)模塊之三--計數(shù)器的設(shè)計
 5. 6  測試平臺程序的設(shè)計方法
 5. 6. 1  實(shí)體描述可簡化
 5. 6. 2  程序中應(yīng)包含輸出錯誤信息的語句
 5. 6. 3  配置語句
 5. 6. 4  不同仿真目的對測試平臺設(shè)計的要求
第6章  軟. 硬件協(xié)同設(shè)計語言SystemC
 6. 1  SystemC概述
 6. 1. 1  系統(tǒng)級設(shè)計所面臨的挑戰(zhàn)
 6. 1. 2  SystemC概述
 6. 1. 3  SystemC引起系統(tǒng)級設(shè)計方法的變化
 6. 1. 4  SystemC開發(fā)平臺
 6. 2  SystemC數(shù)據(jù)類型
 6. 2. 1  sc_bit訌類型
 6. 2. 2  sc_logic類型
 6. 2. 3  固定精度的有符號和無符號整數(shù)
 6. 2. 4  任意精度符號和無符號整數(shù)類型
 6. 2. 5  任意長度的位矢量類型
 6. 2. 6  定點(diǎn)類型
 6. 3  用SystemC創(chuàng)建RTL模型
 6. 3. 1  定義進(jìn)程
 6. 3. 2  創(chuàng)建模塊
 6. 3. 3  用單一SC_METHOD進(jìn)程的模塊
 6. 3. 4  含有多個SC_METHOD進(jìn)程的模塊
 6. 3. 5  創(chuàng)建層次化RTL模型
 6. 4  使用可綜合的子集
 6. 4. 1  可綜合子集轉(zhuǎn)換
 6. 4. 2  系統(tǒng)綜合前數(shù)據(jù)修改
 6. 4. 3  系統(tǒng)綜合前修改建議
 6. 5  寄存器傳輸級(RTL)編程
 6. 5. 1  寄存器
 6. 5. 2  三態(tài)輸出
 6. 5. 3  狀態(tài)機(jī)
 6. 6  行為級建模和綜合
 6. 6. 1  RTL級建模和行為級建模的比較
 6. 6. 2  行為級綜合簡介
 6. 6. 3  選擇用于仿真的正確抽象方式
 6. 6. 4  RTL代碼和行為級代碼示例
 6. 7  SystemC與VHDL設(shè)計對比
 6. 7. 1  DFF實(shí)例
 6. 7. 2  移位寄存器
 6. 7. 3  計數(shù)器
 6. 7. 4  狀態(tài)機(jī)
 6. 7. 5  存儲器
第7章  SOC設(shè)計工具Cocemtric System Studio
 7. 1  Cocentdc System Studio概述
 7. 1. 1  Cocentric System Studio的組織結(jié)構(gòu)
 7. 1. 2  啟動設(shè)計平臺
 7. 1. 3  瀏覽用戶界面
 7. 1. 4  打開工作區(qū)
 7. 1. 5  打開設(shè)計模型
 7. 1. 6  設(shè)計項(xiàng)目的編譯
 7. 1. 7  設(shè)計項(xiàng)目的仿真
 7. 1. 8  小結(jié)
 7. 2  數(shù)據(jù)流圖表DFG
 7. 2. 1  創(chuàng)建個人庫
 7. 2. 2  創(chuàng)建層次化DFG
 7. 3  Ptim模型
 7. 3. 1  單元級數(shù)字轉(zhuǎn)換器
 7. 3. 2  進(jìn)制到八進(jìn)制轉(zhuǎn)換
 7. 4  Control模型
 7. 4. 1  宏調(diào)試或門模型
 7. 4. 2  OR模型-復(fù)位計數(shù)器
 7. 4. 3  OR模型--0與1計數(shù)器
 7. 4. 4  層次化OR模型--加法器／乘法器轉(zhuǎn)換開關(guān)
 7. 5  單元模型
 7. 5. 1  單元模型錯誤演示
 7. 5. 2  外部函數(shù)中的數(shù)量積
 7. 5. 3  交換指針符號
 7. 5. 4  利用已存在的模型建立新模型
 7. 5. 5  仿真
 7. 5. 6  調(diào)試
 7. 6  控制模型練習(xí)實(shí)驗(yàn)
 7. 6. 1  "與模型"--調(diào)幅波
 7. 6. 2  動態(tài)切換發(fā)生器
 7. 7  在系統(tǒng)平臺中浮點(diǎn)到定點(diǎn)的轉(zhuǎn)換
 7. 7. 1  開啟演示
 7. 7. 2  仿真測試平臺
 7. 7. 3  建立質(zhì)量量化標(biāo)準(zhǔn)
 7. 7. 4  創(chuàng)建混合模型及添加字長參量
 7. 7. 5  系統(tǒng)仿真時輸入端口分配
 7. 7. 6  改變模式. 字長設(shè)置
 7. 7. 7  計算系數(shù). 器件固定
 7. 7. 8  創(chuàng)建定點(diǎn)模型
 7. 7. 9  創(chuàng)建定點(diǎn)測試平臺并仿真
 7. 8  算法建模--可綜合的SystemC RTL代碼產(chǎn)生
 7. 8. 1  從PRIM模型中輸出HDL
 7. 8. 2  從控制模型中輸出HDL
 7. 8. 3  從DFG設(shè)計中輸出HDL
 7. 9  Cocentric高級系統(tǒng)平臺--使用DAVIS
 7. 9. 1  創(chuàng)建數(shù)據(jù)組. 調(diào)用DAVIS
 7. 9. 2  選擇數(shù)據(jù)組和初始化設(shè)置
 7. 9. 3  顯示DAVIS結(jié)果
 7. 9. 4  計算
 7. 9. 5  創(chuàng)建并連接分散窗口
 7. 9. 6  圖形顯示
第8章  EDA工程可測試. 驗(yàn)證設(shè)計方法
 8. 1  概述
 8. 1. 1  可測試設(shè)計
 8. 1. 2  內(nèi)建自測試
 8. 1. 3  可測試設(shè)計中的功耗優(yōu)化問題
 8. 1. 4  可測試設(shè)計技術(shù)的發(fā)展
 8. 2  測試方法的范疇
 8. 3  可測試性分析
 8. 4  測試矢量生成
 8. 4. 1  組合電路測試
 8. 4. 2  時序電路測試
 8. 5  可測試性結(jié)構(gòu)設(shè)計
 8. 5. 1  分塊測試
 8. 5. 2  掃描測試設(shè)計
 8. 5. 3  內(nèi)建自測試
 8. 6  測試平臺程序的設(shè)計方法
 8. 6. 1  測試平臺的搭建
 8. 6. 2  不同仿真目的對測試平臺設(shè)計的要求
 8. 6. 3  用子程序方式建立測試平臺
 8. 7  深亞微米工藝的時序分析方法
 8. 7. 1  動態(tài)模型
 8. 7. 2  行為模式
 8. 8  故障測試概述
 8. 8. 1  故障模型
 8. 8. 2  故障仿真
 8. 9  驗(yàn)證方法概述
 8. 9. 1  FPGA器件的仿真驗(yàn)證
 8. 9. 2  嵌入式處理器驗(yàn)證環(huán)境
第9章  SOC實(shí)現(xiàn)方法和設(shè)計方法進(jìn)展
 9. 1  設(shè)計實(shí)現(xiàn)方法的概念
 9. 1. 1  設(shè)計實(shí)現(xiàn)初步
 9. 1. 2  設(shè)計實(shí)現(xiàn)與邏輯綜合的區(qū)分
 9. 2  EDA工程的CPLD實(shí)現(xiàn)方法
 9. 2. 1  可編程技術(shù)
 9. 2. 2  復(fù)雜可編程器件(CPLD)
 9. 2. 3  現(xiàn)場可編程門陣列(FPGA)
 9. 2. 4  百萬門級FPGA的設(shè)計方法
 9. 3  系統(tǒng)芯片SOC設(shè)計方法進(jìn)展
 9. 3. 1  硬. 軟IP設(shè)計方法
 9. 3. 2  C語言用于IC系統(tǒng)級設(shè)計
 9. 3. 3  物理設(shè)計轉(zhuǎn)向COT設(shè)計方法
 9. 3. 4  EDA向EDO轉(zhuǎn)變
 9. 4  IC設(shè)計技術(shù)的發(fā)展
 9. 4. 1  共享RTL設(shè)計方法
 9. 4. 2  動態(tài)可重構(gòu)技術(shù)
參考文獻(xiàn)