數(shù)字設計原理與實踐：原書第三版

譯者序
序
前言
第1章 引言
1.1 關于“數(shù)字設計”
1.2 模擬與數(shù)字
1.3 數(shù)字器件
1.4 數(shù)字設計的電子技術
1.5 數(shù)字設計的軟件技術
1.6 集成電路
1.7 可編程邏輯器件
1.8 專用集成電路
1.9 印制電路板
1.10 數(shù)字設計層次
1.11 游戲名字
1.12 繼續(xù)學習
訓練題
第2章 數(shù)制和編碼
2.1 按位計數(shù)制
2.2 八進制和十六進制
2.3 常用按位計數(shù)制的轉換
2.4 非十進制數(shù)的加法和減法
2.5 負數(shù)的表示
2.5.1 符號－數(shù)值表示法
2.5.2 補碼數(shù)制
2.5.3 基數(shù)補碼表示法
2.5.4 二進制補碼表示法
*2.5.5 基數(shù)減1補碼表示法
*2.5.6 二進制反碼表示法
*2.5.7 余碼表示法
2.6 二進制補碼的加法和減法
2.6.1 加法規(guī)則
2.6.2 圖示法
2.6.3 溢出
2.6.4 減法規(guī)則
2.6.5 二進制補碼與無符號二進制數(shù)
*2.7 二進制反碼加法和減法
*2.8 二進制乘法
*2.9 二進制除法
2.10 十進制數(shù)的二進制編碼
2.11 葛萊碼
*2.12 字符編碼
2.13 動作、條件和狀態(tài)的編碼
*2.14 n維體與距離
*2.15 檢錯碼和糾錯碼
2.15.1 檢錯碼
2.15.2 糾錯碼與多重檢錯碼
2.15.3 漢明碼
2.15.4 循環(huán)冗余校驗碼
2.15.5 二維碼
2.15.6 校驗和碼
2.15.7 n中取m碼
2.16 用于串行數(shù)據(jù)傳輸與存儲的編碼
2.16.1 并行/串行數(shù)據(jù)
*2.16.2 串行線路編碼
參考資料
訓練題
練習題
第3章 數(shù)字電路
3.1 邏輯信號與門電路
3.2 邏輯系列
3.3 CMOS邏輯
3.3.1 CMOS邏輯電平
3.3.2 MOS晶體管
3.3.3 基本的CMOS反相器電路
3.3.4 CMOS“與非門”和“或非門”
3.3.5 扇入
3.3.6 非反相門
3.3.7 CMOS“與或非”門和“或與非”門
3.4 CMOS電路的電氣特性
3.4.1 概述
3.4.2 數(shù)據(jù)表和規(guī)格說明
3.5 CMOS穩(wěn)態(tài)電氣特性
3.5.1 邏輯電平和噪聲容限
3.5.2 帶電阻性負載的電路特性
3.5.3 非理想輸入時的電路特性
3.5.4 扇出
3.5.5 負載效應
3.5.6 不用的輸入端
3.5.7 電流尖峰和去耦電容器
3.5.8 如何毀壞CMOS器件
3.6 CMOS動態(tài)電氣特性
3.6.1 轉換時間
3.6.2 傳播延遲
3.6.3 功率損耗
3.7 其他CMOS輸入和輸出結構
3.7.1 傳輸門
3.7.2 施密特觸發(fā)器輸入
3.7.3 三態(tài)輸出
*3.7.4 漏極開路輸出
*3.7.5 驅動發(fā)光二極管
*3.7.6 多源總線
*3.7.7 線連邏輯
*3.7.8 上拉電阻
3.8 CMOS邏輯系列
3.8.1 HC和HCT
3.8.2 VHC和VHCT
3.8.3 HC、HCT、VHC和VHCT的電氣特性
*3.8.4 FCT和FCT-T
*3.8.5 FCT-T的電氣特性
3.9 雙極邏輯
3.9.1 二極管
3.9.2 二極管邏輯
3.9.3 雙極結型晶體管
3.9.4 晶體管邏輯反相器
3.9.5 肖特基晶體管
3.10 晶體管－晶體管邏輯
3.10.1 基本TTL型與非門
3.10.2 邏輯電平和噪聲容限
3.10.3 扇出
3.10.4 不用的輸入端
3.10.5 其他的TTL門類型
3.11 TTL系列
3.11.1 早期的TTL系列
3.11.2 肖特基TTL系列
3.11.3 TTL系列的特性
3.11.4 一個TTL數(shù)據(jù)表
*3.12 CMOS/TTL接口
*3.13 低電壓CMOS邏輯和接口
*3.13.1 3.3 V LVTTL和LVCMOS邏輯
*3.13.2 5V 容許輸入
*3.13.3 5V 容許輸出
*3.13.4 TTL/LVTTL接口小結
*3.13.5 2.5 V 和1.8 V 邏輯
*3.14 發(fā)射極耦合邏輯
*3.14.1 基本CML電路
*3.14.2 ECL10K/10H系列
*3.14.3 ECL100K系列
3.14.4 正ECL (PECL)
參考資料
訓練題
練習題
第4章 組合邏輯設計原理
4.1 開關代數(shù)
4.1.1 公理
4.1.2 單變量定理
4.1.3 二變量和三變量定理
4.1.4 n變量定理
4.1.5 對偶性
4.1.6 邏輯函數(shù)的標準表示法
4.2 組合電路分析
4.3 組合電路的綜合
4.3.1 電路描述與設計
4.3.2 電路處理
4.3.3 組合電路最小化
4.3.4 卡諾圖
4.3.5 最小化“積之和”表達式
4.3.6 簡化“和之積”表達式
*4.3.7 “無關”輸入組合
*4.3.8 多輸出函數(shù)的最小化
*4.4 程序化的最小化方法
*4.4.1 乘積項的表示
*4.4.2 通過組合乘積項求主蘊含項
*4.4.3 用主蘊含項表求最小覆蓋
*4.4.4 其他最小化方法
*4.5 定時冒險
*4.5.1 靜態(tài)冒險
*4.5.2 利用卡諾圖發(fā)現(xiàn)靜態(tài)冒險
*4.5.3 動態(tài)冒險
*4.5.4 設計無冒險電路
4.6 ABEL硬件描述語言
4.6.1 ABEL程序結構
4.6.2 ABEL編譯器操作
4.6.3 when語句和等式塊
4.6.4 真值表
4.6.5 范圍、集合和關系
*4.6.6 無關項輸入
4.6.7 測試向量
4.7 VHDL硬件描述語言
4.7.1 設計流程
4.7.2 程序結構
4.7.3 類型和常量
4.7.4 函數(shù)和過程
4.7.5 庫和包
4.7.6 結構化設計元素
4.7.7 數(shù)據(jù)流設計元素
4.7.8 行為設計元素
4.7.9 時間尺度與模擬
4.7.10 綜合
參考資料
訓練題
練習題
第5章 組合邏輯設計實踐
5.1 文檔標準
5.1.1 方框圖
5.1.2 門的符號
5.1.3 信號名和有效電平
5.1.4 引腳的有效電平
5.1.5 “圈到圈”邏輯設計
5.1.6 繪制布局圖
5.1.7 總線
5.1.8 附帶的圖示信息
5.2 電路定時
5.2.1 定時圖
5.2.2 傳播延遲
5.2.3 定時規(guī)格說明
5.2.4 定時分析
5.2.5 定時分析工具
5.3 組合型PLD
5.3.1 可編程邏輯陣列
5.3.2 可編程陣列邏輯器件
5.3.3 通用陣列邏輯器件
*5.3.4 雙極型PLD電路
*5.3.5 CMOS型 PLD電路
*5.3.6 器件編程與測試
5.4 譯碼器
5.4.1 二進制譯碼器
5.4.2 大規(guī)模元件的邏輯符號
5.4.3 雙2-4譯碼器74x139
5.4.4-8譯碼器74x138
5.4.5 級聯(lián)二進制譯碼器
5.4.6 用ABEL和PLD實現(xiàn)譯碼器
5.4.7 用VHDL實現(xiàn)譯碼器
5.4.8 七段譯碼器
5.5 編碼器
5.5.1 優(yōu)先編碼器
5.5.2 優(yōu)先級編碼器74x148
5.5.3 用ABEL和PLD實現(xiàn)編碼器
5.5.4 用VHDL實現(xiàn)編碼器
5.6 三態(tài)器件
5.6.1 三態(tài)緩沖器
5.6.2 標準SSI和MSI三態(tài)緩沖器
5.6.3 用ABEL和PLD實現(xiàn)三態(tài)輸出
*5.6.4 用VHDL實現(xiàn)三態(tài)輸出
5.7 多路復用器
5.7.1 標準MSI多路復用器
5.7.2 擴展多路復用器
5.7.3 多路復用器、多路分配器和總線
5.7.4 用ABEL和PLD實現(xiàn)多路復用器
5.7.5 用VHDL實現(xiàn)多路復用器
5.8 異或門和奇偶校驗電路
5.8.1 異或門和異或非門
5.8.2 奇偶校驗電路
5.8.3位奇偶校驗發(fā)生器74x280
5.8.4 奇偶校驗的應用
5.8.5 用ABEL和PLD實現(xiàn)異或門和奇偶校驗電路
5.8.6 用VHDL實現(xiàn)異或門和奇偶校驗電路
5.9 比較器
5.9.1 比較器結構
5.9.2 迭代電路
5.9.3 迭代比較器電路
5.9.4 標準MSI比較器
5.9.5 用ABEL和PLD實現(xiàn)比較器
5.9.6 用VHDL實現(xiàn)比較器
*5.10 加法器、減法器和ALU
*5.10.1 半加器和全加器
*5.10.2 串行進位加法器
*5.10.3 減法器
*5.10.4 先行進位加法器
*5.10.5 MSI加法器
*5.10.6 MSI算術邏輯單元
*5.10.7 組間先行進位
*5.10.8 用ABEL和PLD實現(xiàn)加法器
*5.10.9 用VHDL實現(xiàn)加法器
*5.11 組合乘法器
*5.11.1 組合乘法器的結構
*5.11.2 用ABEL和PLD實現(xiàn)乘法
*5.11.3 用VHDL實現(xiàn)乘法
參考資料
訓練題
練習題
第6章 組合電路設計實例
6.1 構件式設計舉例
6.1.1 桶式移位器
6.1.2 簡單浮點編碼器
6.1.3 雙優(yōu)先級編碼器
6.1.4 級聯(lián)比較器
6.1.5 關模比較器
6.2 使用ABEL和PLD的設計舉例
6.2.1 桶式移位器
6.2.2 簡單浮點編碼器
6.2.3 雙優(yōu)先級編碼器
6.2.4 級聯(lián)比較器
6.2.5 關模比較器
6.2.6 “1”計數(shù)器
6.2.7 三子棋游戲
6.3 使用VHDL的設計舉例
6.3.1 桶式移位器
6.3.2 簡單浮點編碼器
6.3.3 雙優(yōu)先級編碼器
6.3.4 級聯(lián)比較器
6.3.5 關模比較器
6.3.6 “1”計數(shù)器
6.3.7 三子棋游戲
練習題
第7章 時序邏輯設計原理
7.1 雙穩(wěn)態(tài)元件
7.1.1 數(shù)字分析
7.1.2 模擬分析
7.1.3 亞穩(wěn)態(tài)特性
7.2 鎖存器與觸發(fā)器
7.2.1 S-R鎖存器
7.2.2 S- -R- 鎖存器
7.2.3 具有使能端的S-R鎖存器
7.2.4 D鎖存器
7.2.5 邊沿觸發(fā)式D觸發(fā)器
7.2.6 具有使能端的邊沿觸發(fā)式D觸發(fā)器
7.2.7 掃描觸發(fā)器
*7.2.8 主從式S-R觸發(fā)器
*7.2.9 主從式J-K觸發(fā)器
7.2.10 邊沿觸發(fā)式J-K- 觸發(fā)器
7.2.11 T觸發(fā)器
7.3 時鐘同步狀態(tài)機分析
7.3.1 狀態(tài)機的結構
7.3.2 輸出邏輯
7.3.3 特征方程
7.3.4 使用D觸發(fā)器的狀態(tài)機分析
*7.3.5 使用J-K觸發(fā)器的狀態(tài)機分析
7.4 時鐘同步狀態(tài)機設計
7.4.1 狀態(tài)表設計舉例
7.4.2 狀態(tài)最小化
7.4.3 狀態(tài)賦值
7.4.4 采用D觸發(fā)器的綜合
*7.4.5 采用J-K觸發(fā)器的綜合
7.4.6 采用D觸發(fā)器的其他設計例子
7.5 用狀態(tài)圖設計狀態(tài)機
*7.6 用轉移表綜合狀態(tài)機
*7.6.1 轉移方程
*7.6.2 激勵方程
*7.6.3 其他方法
*7.6.4 狀態(tài)機的實現(xiàn)
*7.7 其他狀態(tài)機設計舉例
*7.7.1 猜謎游戲
*7.7.2 未用狀態(tài)
*7.7.3 輸出編碼狀態(tài)賦值
*7.7.4 “無關”狀態(tài)編碼
*7.8 狀態(tài)機的分解
*7.9 反饋時序電路
*7.9.1 分析
*7.9.2 分析具有多個反饋回路的電路
*7.9.3 競爭
*7.9.4 狀態(tài)表與流程表
*7.9.5 CMOS D觸發(fā)器分析
*7.10 反饋時序電路設計
*7.10.1 鎖存器
*7.10.2 設計基本模式流程表
*7.10.3 流程表的最小化
*7.10.4 無競爭狀態(tài)賦值法
*7.10.5 激勵方程
*7.10.6 本質冒險
*7.10.7 小結
7.11 ABEL時序電路設計特性
7.11.1 寄存型輸出
7.11.2 狀態(tài)圖
*7.11.3 外部狀態(tài)記憶
*7.11.4 指定Moore型輸出
*7.11.5 用WITH語句指定Mealy型輸出和流水線輸出
7.11.6 測試向量
7.12 VHDL時序電路設計特性
7.12.1 反饋時序電路
7.12.2 時鐘電路
參考資料
訓練題
練習題
第8章 時序邏輯設計實踐
8.1 時序電路文檔標準
8.1.1 一般要求
8.1.2 邏輯符號
8.1.3 狀態(tài)機描述
8.1.4 定時圖及其規(guī)范
8.2 鎖存器和觸發(fā)器
8.2.1 SSI型鎖存器和觸發(fā)器
*8.2.2 開關消抖
*8.2.3 最簡單的開關消抖電路
*8.2.4 總線保持電路
8.2.5 多位寄存器和鎖存器
8.2.6 用ABEL和PLD實現(xiàn)寄存器和鎖存器
8.2.7 用VHDL實現(xiàn)寄存器和鎖存器
8.3 時序型PLD
8.3.1 雙極型時序PLD
8.3.2 時序型GAL器件
8.3.3 PLD的定時規(guī)范
8.4 計數(shù)器
8.4.1 行波計數(shù)器
8.4.2 同步計數(shù)器
8.4.3 MSI型計數(shù)器及應用
8.4.4 二進制計數(shù)器狀態(tài)的譯碼
8.4.5 用ABEL和PLD實現(xiàn)計數(shù)器
8.4.6 用VHDL實現(xiàn)計數(shù)器
8.5 移位寄存器
8.5.1 移位寄存器結構
8.5.2 MSI移位寄存器
8.5.3 世界上最大型移位寄存器的應用
8.5.4 串/并轉換
8.5.5 移位寄存器計數(shù)器
8.5.6 環(huán)形計數(shù)器
*8.5.7 Johnson計數(shù)器
*8.5.8 線性反饋移位寄存器計數(shù)器
8.5.9 用ABEL和PLD實現(xiàn)移位寄存器
8.5.10 用VHDL實現(xiàn)移位寄存器
*8.6 迭代與時序電路
8.7 同步設計方法
8.7.1 同步系統(tǒng)結構
8.7.2 同步系統(tǒng)設計舉例
8.8 同步設計中的障礙
8.8.1 時鐘偏移
8.8.2 選通時鐘
8.8.3 異步輸入
8.9 同步器故障和亞穩(wěn)定性
8.9.1 同步器故障
8.9.2 亞穩(wěn)定性分辨時間
8.9.3 可靠同步器設計
8.9.4 亞穩(wěn)定的定時分析
8.9.5 較好的同步器
8.9.6 其他同步器設計
8.9.7 抗亞穩(wěn)定的觸發(fā)器
8.9.8 同步高速數(shù)據(jù)傳輸
參考資料
訓練題
練習題
第9章 時序電路設計實例
9.1 使用ABEL和PLD的設計實例
9.1.1 基于PLD的狀態(tài)機定時及封裝考慮
9.1.2 幾個簡單的狀態(tài)機
9.1.3 雷鳥車尾燈
9.1.4 猜謎游戲
9.1.5 改造交通燈控制器
9.2 使用VHDL的設計實例
9.2.1 幾個簡單的狀態(tài)機
9.2.2 雷鳥車尾燈
9.2.3 猜謎游戲
9.2.4 改造交通燈控制器
練習題
第10章 存儲器、CPLD和FPGA
10.1 只讀存儲器
10.1.1 ROM用于“隨機”組合邏輯函數(shù)
*10.1.2 ROM的內部結構
*10.1.3 二維譯碼
10.1.4 商用ROM的類型
10.1.5 ROM的控制輸入和定時
10.1.6 ROM的應用
10.2 讀/寫存儲器
10.3 靜態(tài)RAM
10.3.1 靜態(tài)RAM的輸入和輸出
10.3.2 靜態(tài)RAM的內部結構
10.3.3 靜態(tài)RAM的定時
10.3.4 標準靜態(tài)RAM
10.3.5 同步SRAM
10.4 動態(tài)RAM
10.4.1 動態(tài)RAM的結構
10.4.2 動態(tài)RAM的定時
10.4.3 同步DRAM
10.5 復雜可編程邏輯器件
10.5.1 Xilinx XC9500 CPLD序列
10.5.2 功能塊體系結構
10.5.3 輸入/輸出塊體系結構
10.5.4 開關矩陣
10.6 現(xiàn)場可編程門陣列
10.6.1 Xilinx XC4000 FPGA系列
10.6.2 可配置邏輯塊
10.6.3 輸入/輸出塊
10.6.4 可編程內部連線
參考資料
訓練題
練習題
第11章 實踐中的附加課題
11.1 計算機輔助設計工具
11.1.1 硬件描述語言
11.1.2 原理圖捕捉
11.1.3 定時圖及其規(guī)范
11.1.4 電路分析與模擬
11.1.5 印制電路板布局
11.2 可測試性設計
11.2.1 測試
11.2.2 引腳上和電路內的測試
11.2.3 掃描方法
11.3 數(shù)字系統(tǒng)可靠性評估
11.3.1 故障率
11.3.2 可靠性與MTBF
11.3.3 系統(tǒng)可靠性
11.4 傳輸線、反射與終接
11.4.1 基本傳輸線理論
11.4.2 邏輯信號互連作為傳輸線
11.4.3 邏輯信號的終接
參考資料