數(shù)字邏輯教程

1 邏輯代數(shù)概論
1.1 邏輯代數(shù)
1.1.1 邏輯代數(shù)的基本運(yùn)算
1.1.2 邏輯代數(shù)的基本定律及規(guī)則
1.1.3 常用邏輯函數(shù)及其轉(zhuǎn)換
1.2 邏輯函數(shù)的建立及描述
1.3 邏輯函數(shù)的代數(shù)化簡(jiǎn)法
1.4 邏輯函數(shù)的卡諾圖化簡(jiǎn)法
1.4.1 最小項(xiàng)和卡諾圖
1.4.2 卡諾圖的化簡(jiǎn)法
1.5 正邏輯和負(fù)邏輯
習(xí)題1
2 集成邏輯門
2.1 集成邏輯門的分類
2.2 TTL與非門
2.2.1 TTL與非門的工作原理
2.2.2 ITL與非門的外部特性
2.2.3 TTL與非門的改進(jìn)型
2.2.4 其他的TTL門電路
2.3 MOS邏輯門電路
2.3.1 NMOS 門電路
2.3.2 CMOS 門電路
2.3.3 CMOS與TTL電路的配合
習(xí)題2
3 組合邏輯電路
3.1 組合邏輯電路的分析
3.1.1 分析方法
3.1.2 分析實(shí)例
3.2 組合邏輯電路的設(shè)計(jì)
3.2.1 設(shè)計(jì)方法
3.2.2 設(shè)計(jì)實(shí)例
3.2.3 邏輯函數(shù)化簡(jiǎn)中的若干問題討論
3.3 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)
3.3.1 組合電路的競(jìng)爭(zhēng)與冒險(xiǎn)
3.3.2 冒險(xiǎn)現(xiàn)象的判斷
3.3.3 消除冒險(xiǎn)現(xiàn)象的方法
習(xí)題3
4 中規(guī)模集成組合電路
4.1 概論
4.2 加法器
4.2.1 全加器
4.2.2 加法器
4.2.3 二一十進(jìn)制加法器
4.3 編碼及編碼器
4.3.1 十進(jìn)制數(shù)的二進(jìn)制編碼及其實(shí)現(xiàn)
4.3.2 檢錯(cuò)編碼及碼組校驗(yàn)
4.3.3 數(shù)符和字符編碼
4.4 譯碼及譯碼器
4.4.1 譯碼器
4.4.2 譯碼器的應(yīng)用舉例
4.5 數(shù)據(jù)選擇器
4.5.1 數(shù)據(jù)選擇器的工作原理
4.5.2 數(shù)據(jù)選擇器的典型應(yīng)用
4.6 數(shù)據(jù)比較器
4.6.1 數(shù)據(jù)比較器的工作原理
4.6.2 數(shù)據(jù)比較器實(shí)現(xiàn)
習(xí)題4
5 觸發(fā)器
5.1 觸發(fā)器的性質(zhì)與分類
5.1.1 觸發(fā)器的性質(zhì)
5.1.2 觸發(fā)器的分類
5.2 時(shí)鐘觸發(fā)器的邏輯功能
5.2.1 基本概念
5.2.2 時(shí)鐘觸發(fā)器的邏輯功能
5.3 時(shí)鐘觸發(fā)器的結(jié)構(gòu)形式及觸發(fā)方式
5.3.1 時(shí)鐘觸發(fā)器的結(jié)構(gòu)和觸發(fā)方式
5.3.2 各種類型觸發(fā)器的相互轉(zhuǎn)換
5.4 觸發(fā)器的時(shí)間參數(shù)
習(xí)題5
6 同步時(shí)序邏輯電路
6.1 概述
6.2 同步時(shí)序邏輯電路分析
6.3 同步時(shí)序邏輯電路的設(shè)計(jì)
6.4 不完全給定同步時(shí)序邏輯電路
習(xí)題6
7 異步時(shí)序邏輯電路
7.1 概述
7.2 脈沖型異步時(shí)序邏輯電路的分析和設(shè)計(jì)
7.3 電平型異步時(shí)序邏輯電路的分析與設(shè)計(jì)
7.4 電平型異步時(shí)序邏輯電路的競(jìng)爭(zhēng)和險(xiǎn)象
習(xí)題7
8 中規(guī)模集成時(shí)序邏輯電路
8.1 寄存器和鎖存器
8.2 移位寄存器
8.3 計(jì)數(shù)器
習(xí)題8
9 可編程邏輯器件
9.1 概述
9.2 只讀存貯器
9.3 可編程序邏輯陣列
習(xí)題
10 專題--處理器和控制器邏輯設(shè)計(jì)
10.1 處理器邏輯設(shè)計(jì)
10.2 控制器邏輯設(shè)計(jì)
參考文獻(xiàn)