數(shù)字邏輯分析與設計

第一章 邏輯門電路
1.1 開關元件及其時間特性
1.2 基本邏輯門電路
1.2.1 邏輯狀態(tài)及正負邏輯系統(tǒng)
1.2.2 基本邏輯門電路
1.3 復合邏輯門電路
1.3.1 簡單復合邏輯門電路
1.3.2 復雜復合邏輯門電路
1.4 集成邏輯門電路
1.4.1 TTL邏輯門電路
1.4.2 TTL與非門電壓傳輸特性及其主要參數(shù)
1.4.3 其他TTL邏輯門電路
1.5 集成MOS邏輯門電路
1.5.1 NMOS反相器
1.5.2 NMOS邏輯門電路
1.5.3 CMOS反相器
1.5.4 CMOS邏輯門電路
習題
第二章 數(shù)字系統(tǒng)分析基礎及邏輯函數(shù)化簡
2.1 基本邏輯運算及邏輯函數(shù)
2.2 邏輯代數(shù)基本規(guī)律及常用公式
2.2.1 基本定律
2.2.2 常用擴展規(guī)律及常用公式
2.3 邏輯函數(shù)與邏輯電路關系
2.4 邏輯函數(shù)的代數(shù)化簡法
2.5 邏輯函數(shù)的幾何化簡法
2.5.1 邏輯函數(shù)的最小項邏輯表達式
2.5.2 邏輯函數(shù)的卡諾圖
2.5.3 邏輯函數(shù)的幾何化簡法
2.6 利用約束條件化簡邏輯函數(shù)
習題
第三章 組合邏輯電路
3.1 一般分析方法及一般設計方法
3.1.1 一般分析方法
3.1.2 一般設計方法
3.2 編碼器與譯碼器
3.2.1 編碼器
3.2.2 譯碼器
3.3 數(shù)碼比較器
3.3.1 同比較器
3.3.2 大小比較器
3.3.3 比較器地址譯碼電路
3.4 多路選擇器
3.4.1 多路選擇器
3.4.2 多路選擇器作函數(shù)發(fā)生器用
3.5 全加器
3.5.1 半加器
3.5.2 全加器
3.5.3 多位加法器
3.6 奇偶校驗電路
3.6.1 奇偶校驗電路
3.6.2 奇偶校驗位及集成奇偶校驗器
3.7 只讀存貯器
3.7.1 固定只讀存貯器ROM
3.7.2 可編程序只讀存貯器PROM
3.7.3 可改寫只讀存貯器EPROM
3.8 可編程邏輯陣列PLA
習題
第四章 時序邏輯電路
4.1 組合邏輯電路與時序邏輯電路描述方法及比較
4.2 觸發(fā)器
4.2.1 邏輯功能描述
4.2.2 常用電路結構
4.2.3 邏輯功能互換
4.3 寄存器
4.3.1 數(shù)碼寄存器
4.3.2 移位寄存器
4.4 隨機存取存貯器RAM
4.4.1 一般結構
4.4.2 應用實例
4.5 有序存取存貯器SAM
4.6 計數(shù)器
4.6.1 二進制計數(shù)器
4.6.2 非二進制計數(shù)器
4.6.3 環(huán)形計數(shù)器
4.7 順序脈沖發(fā)生器
習題
第五章 脈沖的發(fā)生與整形
5.1 方波發(fā)生器
5.2 單穩(wěn)態(tài)觸發(fā)器
5.2.1 邏輯門單穩(wěn)態(tài)觸發(fā)器
5.2.2 集成單穩(wěn)態(tài)觸發(fā)器
5.2.3 集成單穩(wěn)態(tài)觸發(fā)器的應用
5.3 施密特觸發(fā)器
5.3.1 集成施密特觸發(fā)器
5.3.2 邏輯門電路施密特觸發(fā)器
5.3.3 集成施密特觸發(fā)器應用
5.4 集成定時器
5.4.1 集成555定時器
5.4.2 集成定時器應用實例
習題
第六章 組合邏輯電路的特殊設計方法
6.1 組合邏輯電路設計概述
6.2 公用技術組合邏輯電路設計法
6.3 不同要求的組合邏輯電路設計
6.4 集成電路組合邏輯電路設計法
習題
第七章 時序邏輯電路設計
7.1 同步時序邏輯電路設計
7.1.1 原始狀態(tài)圖、原始狀態(tài)表的建立
7.1.2 原始狀態(tài)表化簡
7.1.3 狀態(tài)編碼
7.1.4 驅動函數(shù)集及輸出函數(shù)集
7.1.5 同步時序邏輯電路設計實例
7.2 脈沖異步時序邏輯電路設計
7.3 電位異步時序邏輯電路設計
7.4 集成時序邏輯電路設計
7.4.1 集成寄存器應用設計
7.4.2 集成計數(shù)器應用設計
習題
第八章 組合險象引論
8.1 組合險象的基本概念及定義
8.2 組合險象邏輯余式判據(jù)及二變量輸入組合險象精確定位
8.3 多輸入變量邏輯函數(shù)組合險象精確定位
8.4 功能冒險簡化快速算法
8.5 無險象組合邏輯電路設計
習題
附錄A 混和邏輯系統(tǒng)中的邏輯符號等效代換
附錄B 常用邏輯符號對照表
主要參考文獻